※ ぼちぼち更新しています。追加して欲しい用語・略語等あれば連絡ください。
Carver Andress Mead教授の講演。EDA（集積回路設計ソフト）の生みの親です。チップ設計の歴史を俯瞰して理解することができます。
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AFE： Analog Front-End の略。センサー等のアナログ出力信号をデジタル信号へ変換するアナログ回路を指す。一般には、アンプやA/Dコンバータ、フィルタなどのアナログ回路を指すことが多いが、高速シリアル通信向けのクロックが重畳された小振幅信号やPAM(Pulse Amplitude Modulation)信号に変調された信号をデジタル信号に復調するミックスドシグナル回路もAFEと呼ぶことがある。SoC内部にAFEを搭載する場合と、SoCとは別チップでAFEを構成する場合がある。
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BGR： BandGap voltage Referenceの略。正の温度特性を持つPN接合を流れる電流を、負の温度特性を持つ抵抗に流すことで、温度によらずに一定の電圧を発生する、基準電圧回路。SiのBandGap(1.26V)に近い電圧を出力する。回路安定点が２つあり適切なスタートアップ回路が必須である。
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CDR： Clock and Data Recovery の略。データとクロックを重畳させたシリアル信号から、受信側でクロック成分とデータ成分を切り分ける回路を指す。送信側では、データに含まれるエッジの場所や数を保証してコード変換(代表的な例として8b10bエンコードがある)し、受信側では信号に含まれるクロック成分をPLLで同期させることでクロックを抽出、抽出したクロックでデータを復調する。
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DLL： Delay Locked Loopの略。外部クロックとインバーター（遅延をアナログ的に制御する場合と、量子化された遅延をデジタル的に選択する場合がある）の遅延信号との間で位相をロックをすることで、負の遅延を持ったクロック信号を発生して、セットアップ・ホールドのタイミングマージンを改善できる。同様に外部クロックに対して複数の位相を持った多層クロックを発生したり、数多くの応用回路が提案されている。PLLと比較して、外部クロックの位相の変化に瞬時に追随できる利点がある一方で、PLLの様に、任意の逓倍クロックを発生することは出来ない。
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LDO： Low Dropout Regulator の略。ディスクリート部品の三端子レギュレーターの事。チップ内部で使用する電源を、外部から入力された電源から降圧する回路。高電圧側(外部)と降圧電圧(内部)の間に可変抵抗（=トランジスター）を直列に挿入して降圧側の負荷電流に応じて降圧電圧が一定になる様に制御することから、シリーズ・レギュレーターとも言われる。
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OTP： One Time Programmable memoryの略。一度限り書き込めるメモリブロックIPのことを指す。デバイスのシリアル番号、暗号コード、MACアドレス等のデジタル認識や、ADCやDAC、温度センサー等の校正データー、メモリの冗長セル置き換え等に使われる。昔はレーザーで物理的に加工(レーザートリム)していたが、電気的に、MOSトランジスターのVthを変えたり、破壊したりする方式が主流になっている。
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PLL： Phase Locked Loopの略。VCO（Voltage Controlled Oscillator)、PD(Phase Detector)とLP(LoopFilter)により構成される。外部クロックをM分週した信号と自走するVCOからN分週した信号をPDで比較することで、外部クロックに対して、N/M倍の周波数のクロックを発生できる。また、N倍とN＋1倍を交代選択することで外部クロックで割り切れない周波数を発生する Fractional PLL もある。クロック発振機以外の応用として、CDRのビルディングブロックや、RF信号の復調、クロック信号のデスキューやノイズの除去、EMI対策向けのSSCG(スペクトラム拡散クロック発生器）等、多くの応用がある。PLLの設計は、応用に必要な動的な特性を、構成する部品の静的な特性設計により満たすことであり、特性間の時間刻みの隔たりが大きいのでトップダウン的な設計が求められる。またPLLからのクロックの位相ノイズの検証は、PSS解析シミュレーターとモデルが必要になる。
BUS (Design Standard)
一つの通信経路に対して、複数のデバイスが接続されるバス・トポロジーを構成する通信経路方式のこと。一対一（ピアツーピア）の接続の場合はバスと呼ばずにチャネルと呼ぶ。
Advanced Microcontroller Bus Architectureの略。チップ内部のIP間のバスインターフェース規格。IP間で valid/ready のハンドシェイク動作をして有効データを判断する。APB＞AHB＞AXIの順で進化した。
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AHB： Advanced High-performance Busの略。ARM により定義された(64/128/256/512/1024)bitバス規格。
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AXI： Advanced eXtensible Interfaceの略。ARM により定義されたインターフェース仕様。チャネルの概念が導入された。
オープンIPの流通組織 OpenCores がIP間接続のために規定したオープンソースのバス規格のこと。8/16/32/64ビット幅のMaster-Slave接続。
Network On Chip の略。複数の速度の異なるIP間通信が必要なSoCチップ設計において、通信を一旦パケット化することで、速度や頻度の異なるIP間通信を効率的に処理することを目的に考案された。例えば、AXIフォーマットのIP間通信をNOCのパケットに変換して送受信できる。コンピューター間で行われていた広域ネットワーク通信の概念をチップ内のIP間の通信に適用したもの。
EDA Design Flow (EDA Methodology/Tool)
チップ設計(一般にはRTLからGDSIIまで)に必要なEDAツールの組み合わせと一連の流れを指す。オープンソースなEDAツールで構成されたOpenLaneが整備されたことで、商用のツールを使わずにロジックチップを設計する環境が整い始めた。
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Synthesis： 論理合成ツールのことを指す。抽象度の高い回路記述であるRTL記述から、Standard Cellライブラリーに登録してあるゲート素子の組み合わせ記述（ネットリスト）に変換する処理及びツール。ソフトウェアの高位言語記述(C言語)を命令セット(ISA)に変換する処理であるコンパイラーに呼応している。商用のツールでは、Design Compiler(Synopsys)やGenus/RTL Compiler(Cadence)がある。オープン系では、Yosys+ABC が有名→GitHub-Yosys, GitHub-ABC
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STA： Static Timing Analysisの略。タイミング検証方法の一つ。入力から出力（同期回路の場合はFFからFF）までの経路に関して遅延の合計を計算し、SDCファイルに記載された設計タイミング条件を満たされているかどうかを検証する。各経路の最大遅延を合計してセットアップ条件を満たしているか、各部の最小遅延を合計してホールド条件を満たしているか、両者のチェックを行う。Prime Time(Synopsys)が商用ではデファクト。オープン系にはOpenSTAがある。
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DFT： Design For Testing or Design For Testabilityの略。日本語だと「テスト容易化設計」であるが、言い換えると「LSIのテストの実行を容易にするための回路設計手法」の総称を指す。具体的には、テストモードとしての独自機能を備えたLSI、セルフテスト回路を設けたLSI、論理回路のテストのためのスキャンパスを設けたLSI、CMOSの暗電流に着目したテスト手法、等々がある。採用する手法、技術と必要なシリコン面積等のオーバーヘッドと、テスト容易化で得られるテストコスト削減効果のバランスが重要である。
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P&R/PnR： Place and Routeの略。APR(Automatic Place & Route)とも呼ぶ。日本語だと配置配線工程のこと。ゲートレベルのネットリストから、対応するスタンダードセルをチップ上のどこに置くかを決定する配置作業。これに続いてセル同士を結ぶ配線層で結ぶ配線作業を担うツールおよび作業工程のこと。論理合成までをフロントエンドもしくは論理設計、P&R以降のレイアウト作業をバックエンドもしくは物理設計と呼ぶ場合が多い。商用ツールではIC compiler(Synopsys)や、Innovus(Cadence)がある。
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CTS： Clock Tree Synthesis の略。同期設計においてはフリップフロップへ供給される同期クロックの位相が完全に一致していることが望ましいが、同期クロック信号は、一番負荷が重く、配線長も長いことから、チップ内に分散されたフリップフロップに供給している同期クロック信号の位相を合わせる為には、特別な手当をする必要がある。具体的には、クロックバッファーの挿入やクロック配線の引き回し等により、消費電力とタイミング（最大動作周波数）の最適化を図る設計工程を指す。動作処理性能が最優先されるCPUやメモリ設計では、ツールに任せずに、人手でクロック配線とバッファーの配置を設計することもある。
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DFM： Design For Manufacturabilityの略。半導体設計におけるDFMは、製造されたチップの歩留まり率(Yield)を上げる為に行われる設計段階での工夫のことを総称する。DFMツールは、ポリ・メタル挿入(CMPでのDishing対策）、ダブルVIA挿入(VIAのオープン対策)、配線拡張（配線切れ対策）などを行うツールである。リソグラフィーの解像度を改善する(OPC=Optical Proximity Correction：光学近接効果補正)為の補助パターン挿入ツールも広義のDFMツールに含まれる。またメモリの冗長回路・ECC回路の採用、カスタムレイアウト設計で「最小寸法をなるべく避ける」等も広義のDFMに含まれる。
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ECO： Engineering Change Orderの略。P&R等の物理設計が完了したデザインの最終段階での回路変更を、一般にECOと呼ぶ。pre-mask ECO(Standard Cellの置き換えあり)とpost-mask ECO(未使用のStandard Cell(ECO用セル)だけをつかう)に区別して使う場合もある。設計フローの上流に戻らずに、デザイン機能の変更やバグ修正を配線と未使用のStandard Cell(置き換えやECO用セル)を利用して実現する手続きのこと。ECOをサポートするツールもある。
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Formal Verification： 半導体設計における Formal Verification (形式的検証)とは、回路記述間を数学的に解析することで，記述間(例えばRTL記述とゲート記述)の論理が等価であるかどうかの検証（等価性検証）や、回路記述が動作性能に関する記述を満たしているかの検証（プロパティ検証）がある。シミュレータのように回路を動作させて検証するのではないので、シミュレーション・パターンの作成が不要で，かつ高速・網羅的に検証できるというメリットがある。
File Format (Design Standard)
EDAツールで使われるファイルフォーマットを説明する。
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CDL： Circuit Design Language の略。SPICE向けネットリストからモデル情報を除た LVS や LPE の為に使われるファイルフォーマット。
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GDSII： Graphic Design System IIの略。1970年末に商用化されたLayout設計装置(Calma)が採用したファイルフォーマット。最近だとGDSFACTORY等のオープンソースなツールもある。
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LIB： Liberty Timing Format 記述のファイル(.lib)を指す。Standard Cellライブラリの遅延/消費電力などの特性を記述したファイル。微細化に伴い、ばらつきに対応した拡張フォーマットには CCS(Composite Current Source)やECSM(effective current source model)などがある。遅延情報はSDF(Standard Delay Format: IEEE std 1497-2001)を用いてネットリストの各ネットにバックアノテートされる。
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MEBES： Manufacturing Electron Beam Exposure Systemの略。EtecSystemの電子線描画装置向けのファイルフォーマット。露光用のマスクは GDSII レイアウト情報から MEBES フォーマットへ変換して作製する。
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SDC： Synopsys Design Constraintの略。Synopsys社によって開発された設計制約のフォーマット、現在では業界標準になっている。回路が満たすべきタイミング情報（クロックの周期等）を記載する。
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SDF： Standard Delay Formatの略。遅延情報を記述するIEEE標準フォーマット。パスの遅延時間や遅延時間の制約条件、配線遅延時間なども扱うことができる。
半導体設計で良く使われる用語をまとめています。
Automatic Test Pattern Generationの略。設計したチップのテストに必要なテストプログラムを自動で生成する方法およびツールのこと。ネットリストを読み込み、不良モデルを仮定してテストパターンを自動合成するツール。
Buit-in Self TESTの略。設計した回路の動作チェックを内蔵したテスト用の回路を使ってテストすること。費用のかかる半導体専用テスターを使わずに合否を判定する。内蔵メモリのテストに使われることが多いが、メモリ以外にもAFE回路等の半導体専用テスターではテスト出来ない回路のテストの為に利用される。
Control Status Register の略。CPUの計算処理の結果フラグ（オーバーフローとかキャリーとか）や動作モード（スーパバイザとかユーザー）、状態（割込やトラップ）状態が格納されるレジスターのこと。
エミュレータは，ロジック回路をFPGAや専用ハード等にマッピングして，その回路の動作を高速に実行する装置のこと。シミュレーターでは評価することが難しい画像や音声の品質等の検証や、OSのブートシーケンス等の長い時間がかかる検証に使われる。Palladium(Cadence)やZebu(Synopsys)、Veloce(Siemens)等がある。一般に大変高価な装置なので、複数の大型FPGAの組み合わせで代用することもあるが、その場合ネットに手を加えると厳密な検証にはならないデメリットもある。
ElectroStatic Dischargeの略。静電気によるチップの破壊およびその対策回路・評価方法・基準のことを指す。HBM(Human Body Model)やCDM(Charged Device Model)等の基準がある。適切にESD素子を配置しないと製品に必要なESD基準を満たすことができない。RFやSerDes等の高速信号を扱う製品ではESDに特別な工夫が必要になる。
Gate Arrayの略。チップ全面にトランジスターを敷き詰めたWaferを用意して在庫しておき、配線層だけでロジックチップを製造する方法。0.35um世代ごろまでASICといえばGAが主流だった。
Input/output Buffer Information Specification の略。PCBボード上のLSIチップ間の接続をシミュレーターにて検証する際に利用されるIOの特性モデル。実際のIOの回路を電圧電流源やRLC回路でモデル化することで、複数ベンダーのチップ間のPCBボードを含む信号品質やタイミング検証が可能となる。
Joint Test Action Group の略。業界標準のテスト手法、PCBの基板検査のための標準規格から始まった。インタフェースの仕様はIEEE1149.1で定められているが、実際には半導体メーカーがプライベート命令やオプションレジスタを使って拡張している為に「総合デバッグインタフェース」になっている。TCK/TDI/TDO/TMSの4線とTRSTの5線を使う場合がある。FPGAの書き込みや、CPUのデバッグ、基板検査、ICの内部回路のテスト等に使われる。
Known Good Die の略。良品のベア・チップを指す通称。複数のチップを1つのパッケージに収めるMCP(Multi-Chip Package)やチップレット，縦に積んだ複数のチップ間を貫通電極で接続する3次元実装などでは，実装する前に良品チップであることが保証されていないと、実装後の不良品が多く発生する問題がある。チップを提供する側と実装する側は、相反するコスト分担関係にある為に、KGD自体の動作保証レベル・品質保証レベルに関しては個別の対応されている。
デバイス間の接続関係の総称。ハードウェアだけでなくソフトウェアでの実装でも使われる。2020年頃より差別的な用語の見直しが広がり、ホスト/クライアントやMain/Secondary(M/Sが使えるから）との言い回しを使うようになっている。ホスト側デバイスがクライアント側デバイスに出した指示に応じて、クライアント側デバイスが応答する接続関係。
Metal Insulator Metal/Metal Oxide Metalの略。半導体設計で容量素子というとMOSトランジスターのゲート容量を使うことが一般的だが、容量値の電圧や温度依存性が大きい事が課題であり、そのような課題を解決するためにゲートPolySiの他に対抗電極用にもう一枚PolySiを導入してPoly-Polyの容量素子が使われて来たが、近年、素子の微細化と多層配線化に伴い、メタル配線層を組み合わせて容量素子として使うMiM/MoMが主流となっている。
Power Distribution Networkの略。電源ネットワークの事であり、電源ネットワークによって決まる電源インピーダンスのことを指す。チップ内部の電源ネットワークに加えて、パッケージやチップ近傍のPCBの電源配線や平滑容量の配置等も考慮する場合がある。電源電圧の局所的なドロップは回路の動作不良を導くので、必要に応じてPDNを補強することが求めれれる。また、チップの入出力信号の品質をSignal Integrity(SI)と呼び、電源インピーダンスと電源ドロップの品質をPower Integrity(PI)と呼ぶ。SI/PIは相互にとても関係が深い。
スクリプト言語。CADENCE のEDA設計ツールにバンドルされている。基本はLISPだが、設計データーベースのオブジェクトへアクセスができるのが特徴。
SKILL言語に精通してCADENCEツールをカスタマイズできるエンジニアを「Skiller(スキラー)」と称するという噂がある。
Simultaneous Switching Output/Simultaneous Switching Noiseの略。複数の出力が同時にスイッチング動作をすることで、電源にスパイク電流が流れること及びそれによるノイズの発生を指す。幅の広いパラレル信号（データバス等）で特に問題となる。
スクリプト言語。1980年代 Magic のスクリプト機能の拡張の為に開発された。商用の Synthsis ツールである DesignCompiler でもスクリプト言語として TCL を採用したことから EDA 業界のスクリプト言語として根付いている。
Tape Outの略。半導体開発におけるTOは、設計・検証が完了してGDSIIフォーマットのレイアウトデータをマスク変換(MEBESフォーマット)する組織（マスクハウスや前工程ファブ）に送付すること。TO前の最終検証をSign-Off手続きと呼ぶ。
IBM では、最初の TO を DD1、二度目の TO を DD2 といったように Data Disk の呼称を使っていた。
Hardware Description Language (EDA Methodology/Tool)
ハードウェア記述言語(HDL)は、電子回路の記述形式であり、回路解析やシミュレーションをしたり、HDL記述からネットリストに変換や合成をし、配置配線してチップを作成するためのレイアウトデーターに変換する為に考案された。プログラミング言語の様に、式、文、制御構造からなるテキスト記述であるが、HDLには時間の概念が含まれていることに大きな違いがある。以下、レジスタを言語上で定義するのがRTL、処理系が割り当てるのがHLSと区別した。
Register-Transfer Level の略、ロジック回路の抽象的な記述レベル。ラッチ回路などの順序回路に相当する最小の部分を「レジスタ」として抽象化して、ロジック回路の動作を、レジスタからレジスタへの転送とその間の組合せ論理回路によるロジック演算の組み合わせとして記述する。C等の高級ソフトウェア言語と比べると、ロジックゲートや配線等のハードウェアを意識して記述する必要があり、初学者には難しいと感じることも多い。
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Verilog 代表的なRTL言語IEEE 1364-2005として標準化されている。最新版であれば規格書を無料で入手できる。
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Verilog-AMS ミックスドシグナル拡張（AMS）を含む Verilog の拡張言語仕様
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SystemVerilog 検証系の機能が追加された Verilog の拡張言語IEEE 1800-2017として標準化されている。最新版であれば規格書を無料で入手できる。
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VHDL 代表的なRTL言語IEEE 1076-2019として標準化されている。最新版であれば規格書を無料で入手できる。
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Chisel UC berkeleyが開発した新しいハードウェア設計言語。モジュールからRTLを自動生成もできる。
High-Level Synthesis の略。RTL記述よりさらに抽象度を上げた記述からロジック回路を設計する手法。
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DDR： Double Data Rateの略。転送クロックの両エッジでデータを転送することで2倍の転送速度を可能にする通信方式を指すが、DRAM(SDRAM)とのインターフェースとして標準化されて以来、DDRというとDRAM用のインターフェースを指すことが多い。JEDECで標準化されている。
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GPIO： General Purpose Input/Outputの略。文字通り汎用IO回路、入出力設定、ドライブ電流調整、プルアップ・プルダウン、トライステート機能等が、ソフトウェアやレジスターにて設定できる。一般にはGPIOピンは、低速インターフェースやアナログ入出力と兼ねる場合が多い。
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I2C： Inter-Integrated Circuit の略。SDAとSCLのフィリップス社で開発された２線デジタルインターフェース。転送スピードは100K/400KHz、プルアップ抵抗でLo-Hiをドライブする仕様の為に高速動作や長距離伝送は難しい。通信に必要な信号線が少ないことと、回路規模が小さいことから、多くのセンサーやAD/DAコンバーター、ファン制御、小型LCDパネル、LEDアレー等で使われている。アイ・スクェアード・シーもしくはアイ・ツー・シーと呼ぶ。
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I2S： Inter-IC Sound の略。デジタルPCM信号(音声)向けのフィリップス社で開発されたデジタルインターフェース。BCLK/LRCLK/DATAの3線で接続する場合とMCLKを加えた4線で接続する場合がある。2チャンネルのステレオ対応のI2Sを多チャンネルに拡張したTDM(Time Division Multiplexing)フォーマットもある。IISとは略さないので注意。
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LVDS： Low-Voltage Differential Signalingの略。ANSI/TIA/EIA-644 で標準化された小振幅差動伝送方式のこと。LVDSは信号の電気的な規格のことだが、高速伝送のIOを総称する場合もある。特に液晶パネルとメイン基板との間の画像向け通信規格としてLVDS＋SerDes(７逓倍データレート)がデファクトとして長い間使われてきたことから、LVDSと言うと液晶パネルとの画像通信規格と理解している人も多い。
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PCIe： PCI-Expressのこと、PCIは(Peripheral Component Interconnect)のことで、インテルが1992年に提唱したPCマザーボード上のバス規格。PCI(32bit/33MHz)がルーツで、CPUの32bit化を契機にそれまでのISA(Industrial Standard Architecture)バスから置き換えられた。インテルはPCI-SIGによる標準化を進めた為に、業界標準として広く利用されるようになった。高速転送を実現する為に、それまでのパラレル伝送方式から SerDes＋CDR のシリアル伝送方式に変更した為にPCIにexpressが加えられてPCIeと呼ぶ規格になった。
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UCIe： Universal Chiplet Interconnect Expressの略。2022年に、AMD/Arm/ASE Group/Google-Cloud/Intel/Meta/Microsoft/Qualcomm/Samsung/TSMC により立ち上げられたチップレット間の高速SerDes通信規格とその標準化組織のこと。
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SPI： Serial Paralel Interfaceの略。一般にはSCLK/MOSI/MISO/CSの4線を使った全二重シリアル通信方式を指す。I2Cと比較してピン数が増える代わりに、高速に全二重通信できるメリットがあり、CPUやFPGA等のプロセッサーチップと外部との通信向けに採用される。
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QSPI： Quad SPIの略。SPIの4線にSIO2とSIO3の2線を加えて、半二重で4倍のデータを通信できるようにしたSPIの拡張規格。フラッシュメモリ等の外部メモリとの接続に使われることが多い。
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SerDes： Serializer DeSerializerの略。広義にはパラレルーシリアル変換とその逆変換のことを指すが、高速シリアル通信技術を総称してSerDesと言うことが多い。技術的には Source Synchronous Clocking と Embedded Clocking 方式に大きく分けられる。通信経路での信号の劣化を抑える為にコード変換したり、擬似ランダム信号によるスクランブルをかけて信号帯域を制限する。またトレーニングシーケンスを導入してケーブルの品質や長さの違いを自動的に補償することも行われる。前者の代表は HDMI、後者の代表は PCIe 等がある。
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UART： Universal Asynchronous Receiver Transmitterの略。非同期シリアル通信方式（つまりクロックは伝送しない）TXとRXによる全二重通信を行う。クロックは送受信側で独立クロックを使うので、通信をする前に双方のデータ転送速度や規格（ボーレートやストップビット等）を合わせておく必要がある。受信側では受信したデータをオーバーサンプルすることで、送受信端で異なるクロックソースの誤差を吸収する。昔は大型コンピューターと端末の間の通信として使われたので RS232 や RS422 規格に電気的に変換して長距離接続に対応していた。
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USB： Universal Serial Busの略。PCの周辺機器接続用インターフェースとしてCompaq/DEC/IBM/Intel/Microsoft/NEC/Nortelにより1995年に提唱された。USB-IFによる標準化を進めた為に、業界標準として広く利用されるようになった。外部機器(最初はマウス)用に電源を供給できる先駆けとなったインターフェースである。また Plug-and-Play を実現する為に、ソフトウェア階層とデバイス側レジスターの標準化を進めたことも特徴的。今では当然だが、外部機器向けのドライバーをインストールしなくてもUSBを挿すだけで使えるようになった影には、世界中のエンジニアの多くの知恵と努力が重ねられている。
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CMP： Chemical Mechanical Polishingの略。半導体設計でのCMPとは、各プロセスステップ毎にWafer表面を化学薬品(スラリー)と微細なやすり(パット)により平坦化する工程のこと、ゴミを嫌うクリーンルームには馴染まないプロセス方式だが、微細化が進み焦点深度が浅くなった露光機でパターンを現像する為にブレークスルーとなった技術。パターンが無い領域や広い領域が皿状に削られる(Dishing)を防ぐ為に、DFM工程にてFillパターンやスリットが挿入される。
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Edge Seal チップを分割するダイシング領域とチップ本体との間に設けられる特別な構造を指す。一般には、コンタクト/Viaと配線層を壁状に構成する。ダイシング時に発生する層間膜のクラックがダイシング領域からチップ本体内部に成長することを防ぐ。
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FEOL/BEOL： 半導体の製造工程において、トランジスターを作るまでの工程をFEOLといい、トランジスターを結ぶ配線層の工程をBEOLという。
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GAA Gate-All-Around FETの略。一般にMOSトランジスターはWafer表面にチャネル層を形成しチャネルに対抗したゲート層でチャンネルを抵抗を変調することで動作する。Wafer表面を使うMOSトランジスターをPlanerFETという、表面を凸凹状に加工してチャネル長を確保しつつ更に微細化(~16nm以降)したMOSトランジスターをFinFETという、チャネルをゲート層で海苔巻状に囲って３次元に積層した(~2nm以降)MOSトランジスターをGAAFETという。
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OPC： Optical Proximity Correctionの略。半導体設計でのOPCとは、露光波長近くのパターンを現像する為に、元のレイアウトデーターを補正する工程およびツールのことを指す。ちなみに、露光波長より更に細かいパターンを現像する為に、異なるマスクで2度露光することをダブルパターニングと呼ぶ。
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MCM： Multi-Chip Moduleの略。半導体設計でのMCMとは、複数にチップを一つのパッケージに封入することを指す。パワー半導体＋コントローラーやメモリ＋CPU等をMCMとしてインナーフレームやボンディングで接続したことから始まり。最近は、CIS＋コントローラーを３D積層したチップ、Siインターポーザーでチップ間を高速通信チャネルで接続するチップレット技術に進化している。
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RDL： ReDistribution Layerの略。半導体設計でのRDLとは、CSPパッケージ向けの再配線層のことを指す。
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WIP： Work In Processの略。半導体設計でのWIPとは、チップがどの工程にあるのか？を言う場合が多い。
Package (Design Knowledge)
挿入型のDIPから表面実装型のQFPへ進化、フットプリントの縮小でQFNが生まれ、CSPへ進化した。QFP/QFN の頭に、"L","T"を付けて薄型のパッケージ仕様を表す。
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DIP： Dual In-line Packageの略。1970-80年代ICのパッケージといえばDIPでした。
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QFP： Quad Flat Packageの略。4方向にリード端子のあるパッケージ。二方向にしかリード端子のないパッケージはSOPと呼ぶ。
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QFN： Quad-Flat No-leadsの略。4方向に端子のあるリードがないパッケージ。二方向にしかリード端子のないパッケージはDFNと呼ぶ。
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CSP： Chip Scale Package チップサイズと同等まで縮小したパッケージ。特にチップ内の端子とパッケージの端子との接続を、ボンディングではなく RDL(再配線層) を、Wafer状態で設けて半田ボールと直に接続するパッケージを WCSP と呼ぶ。
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C4： Controlled Collapsed Chip Connectionの略 ICチップの表面のRDL層にボール状のハンダを並べて実装して、PCB上にてフリップチップ（ひっくり返し）実装する方法のこと。
PDK (Design Knowledge)
Process Design Kit の略。半導体プロセスに依存した設計に必要な設定情報一般の呼称。設計ツール毎に必要な、Technology file 群（Spice model や DRC/LVS の runset、Layer ファイル等）と、回路設計に必要な、回路Symbolや、基本Library(IO や Standard Cell, Pcell, SRAM 等）に大きく分けられます。実態を理解せずに概念的にPDKという単語を使う人もいるので注意。
Pysical Verification (EDA Methodology/Tool)
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DRC： Design Rule Checking の略。半導体プロセスの加工工程における物理的な寸法や公差から決められた設計制約の検証作業。PCBのパターン設計でのDRCと基本は同じ。最先端プロセスになるほどに設計制約は増加するので、DRCに必要なルールファイルは複雑化し実行時間も増加している。80年代、1umルールの頃は手書したレイアウト図面をミニコンでDRCを実行し、数十センチにもなるラインプリンター紙に出力されたエラーを一つ一つ人手で修正していた時代もあった。
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ERC： Electrical Rule Check の略。電源ショートやフローティング信号、短絡信号等の電気的に致命的なルールのチェック。ラッチアップやESD関連のルールをチェックしたり、アンテナ現象(プラズマ系加工プロセスでの帯電によるゲート酸化膜の破壊対策）をチェックする場合もある。
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LPE： Layout Parasitic Extraction の略。レイアウト情報から回路図には明示的に記述されていない寄生素子（RLC）を抽出してSPICE等のネット情報として出力するツール。膨大な数の寄生素子が出力されることで回路シミュレーションが実行できないという課題に対応するために、寄生素子を電気的に等価な記述に圧縮記述する機能がある。ロジック設計ではネットの遅延情報としてフィードバックされる。
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LVS： Layout Versus Schematic の略。回路図とレイアウトの比較検証作業。回路図から抽出したネット情報とレイアウトから抽出したネット情報の等価性チェック。SPICEやCDL記述のネットを使って等価検証を行う。手書きの回路図しか無かった80年代では、人手でレイアウトの逆読みと手書き回路図との比較をダブル・トリプルに検証していた時代もあった。
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Tools
RAM generator (Design Knowledge)
LSIに内蔵されるメモリはSRAMが一般的で、商用では各種のMemory Compilerが用意されている。メモリコンパイラは、動作周波数、ポート数、アドレス幅、データ幅等をパラメータとして入力すると最適なメモリのライブラリ情報を自動生成するツールである。商用メモリコンパイラでは、メモリセル(BitCell)に特別なデザインルールを採用することで必要なシリコン面積を圧縮するものもある。オープン系ではOpenRAMが有名で、2ポート(同時に読み書き可能）メモリにも対応している。
開発チップは、ES>CS>MP の順でステータスが上がる。
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ES： Engineering Sample の略。機能評価＋テスト開発＋ソフト開発＋信頼性試験等の社内・パートナーでの評価用チップ。
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CS： Commercial Sample の略。顧客評価用サンプルのこと、量産する前に顧客を限定して配布（販売）するチップのこと。
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MP： Mass Production の略。量産版のチップのこと。MPと呼ばずに素直に量産版と呼ぶこともある。
Simulator (EDA Methodology/Tool)
半導体設計においては回路シミュレーターを指す。（光学シミュレーターや加工シミュレーター、プロセスシミュレーター等も半導体開発には重要です）
Simulation Program with Integrated Circuit Emphasis の略。キルヒホッフの回路方程式を解く回路シミュレーター。1970年代にUC BerkeleyでFORTRAN言語で開発され、SPICE2G6版で実用的に使われるようになった（商用や国内大手が自社開発していたSPICEは、SPICE2G6をルーツにしていた）。商用のSPICEでは、HSPICE(Synopsys)やSpector(Cadence)がデファクト。オープン系ではC言語に書き直されたSPICE3版がベースのNgspiceや、並列化に優れた行列ソルバーを導入したXyceが有名。フリーのSPICEではAnalog DeviceのLTspiceが有名。
ロジック回路の動作をトランジスター/ゲート/RTLレベルのプリミティブでトレースするシミュレーター、回路信号の変化＝イベントを時間順にイベントホイールに登録して順番にイベントが信号遅延により伝搬するプリミティブでの新たなイベントの発生を繰り返し登録しながら回路動作を解く。解析精度はイベントホイールの時間刻みとプリミティブ素子や配線の遅延モデルに依存する。VerilogやVHDLのシミュレーターはイベント・ドリブンで実装できる。
ロジック回路の動作を素子の遅延時間を無視して静的に演算順序を決定しておき，実行時にはクロック・サイクルごとに一度だけ演算を行なうことで、イベント・ドリブン手法と比べて、数倍～100倍高速に論理機能検証が可能とする方式。サイクル・ベース・シミュレータでは、実行時の高速化の為にネットリストを一旦コンパイルした後にサイクル毎に演算する。
キルヒホッフの回路方程式を解く回路シミュレーターは、回路規模に伴い回路行列が巨大化するために、シミュレーターの解析スピードが遅くなる課題があった。そこで厳密解を諦めて、回路をある程度の大きさのブロックに切り分けて(Partitioning）行列を小型にすることで高速実行を可能とした回路シミュレーターのこと、回路ブロック間の信号の伝搬はイベント・ドリブンとして扱う等の工夫をしている。90年代頃にEPIC Design Technology社のトランジスターレベルのイベント・ドリブン方式がメモリ設計ツールとして注目されてから開発が加速した。商用ツールとして、SpectorFX(Cadence)やAFS(Siemens)、PrimeSim(Synopsys)等がある。
指定された基本周波数における回路の応答を一周期分計算して周期定常応答を解析する。PSS解析は、回路の周期的な動作点を決定し、周期的な時変小信号解析(位相ノイズ解析）の開始点として利用される。
Standard Cell (Design Knowledge)
SCとかスタセルとか短縮されて呼ばれることが多い。デジタル回路設計用のRTL記述言語(VerilogやVHDL)から論理合成ツールを介して最終的にネットとして展開される基本回路（Inverter/NAND/NOR/FF等）群のレイアウトとタイミング(遅延等）情報をまとめたファイル(.lib）を指す。同じ基本回路（例えばInverter)でもネット負荷に応じた駆動能力を持つ複数の素子がライブラリに登録されている。一般にタイミング（遅延）と消費電力はトレードオフの関係にあるので、クリティカルパスを解決するために特別なスタセルを特注・置き換えてタイミングエラーを回避するすることも行われる。また、OAI/AOI等の複合ゲートや、スキャン挿入用のDFF等の特殊回路を登録することも一般的である。
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Decap Cell とは、電源間容量用のスタンダードセルの呼称。電源配線の寄生抵抗に由来する電源電圧のダイナミックな電圧降下を補償する為に、半導体回路を構成するスタンダードセルの近傍に電源間容量（通常はMOS容量素子）を配置する。
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Filler Cell とは、スタンダードセル間の隙間に挿入してレイアウト上の空き地を埋めることで、電源接続とDRCエラー等の物理的な不都合を解消する為のセル。
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LEF とは、Library Exchange Formatの略。一般には、P&Rに最低限必要なレイアウト外形とピンの配置だけの設計データを指す。
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SCAN Cell： とは、外部から同期回路のラッチ(F/F)の入力信号をシリアルレジスターとして設定可能にできるDFT用のスタンダードセルのこと。「SCANを張る」とは F/F を Scan-F/F に変更して、テスト用の信号を外部から一筆書きになるように配線することを指す。
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Tap Cell とは、チップの基板層（Nwell/Pwell)への電源供給用のセル。適当な間隔で基板へ電源を接続して基板層のインピーダンスを下げてラッチアップによるチップの破壊を予防する。半導体物理をかじっていないと全く意味不明だが、ひたすらDRCのエラーを消さないと大変なことになる。