104 changes: 52 additions & 52 deletions llvm/test/CodeGen/RISCV/rvv/vfcopysign-sdnode.ll
View file

Large diffs are not rendered by default.

16 changes: 8 additions & 8 deletions llvm/test/CodeGen/RISCV/rvv/vfpext-sdnode.ll
View file
Original file line number Diff line number Diff line change
Expand Up @@ -29,15 +29,15 @@ define <vscale x 1 x double> @vfpext_nxv1f16_nxv1f64(<vscale x 1 x half> %va) {
; RV32: # %bb.0:
; RV32-NEXT: vsetvli a0, zero, e16,mf4,ta,mu
; RV32-NEXT: vfwcvt.f.f.v v25, v8
; RV32-NEXT: vsetvli a0, zero, e32,mf2,ta,mu
; RV32-NEXT: vsetvli zero, zero, e32,mf2,ta,mu
; RV32-NEXT: vfwcvt.f.f.v v8, v25
; RV32-NEXT: ret
;
; RV64-LABEL: vfpext_nxv1f16_nxv1f64:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli a0, zero, e16,mf4,ta,mu
; RV64-NEXT: vfwcvt.f.f.v v25, v8
; RV64-NEXT: vsetvli a0, zero, e32,mf2,ta,mu
; RV64-NEXT: vsetvli zero, zero, e32,mf2,ta,mu
; RV64-NEXT: vfwcvt.f.f.v v8, v25
; RV64-NEXT: ret
%evec = fpext <vscale x 1 x half> %va to <vscale x 1 x double>
Expand Down Expand Up @@ -69,15 +69,15 @@ define <vscale x 2 x double> @vfpext_nxv2f16_nxv2f64(<vscale x 2 x half> %va) {
; RV32: # %bb.0:
; RV32-NEXT: vsetvli a0, zero, e16,mf2,ta,mu
; RV32-NEXT: vfwcvt.f.f.v v25, v8
; RV32-NEXT: vsetvli a0, zero, e32,m1,ta,mu
; RV32-NEXT: vsetvli zero, zero, e32,m1,ta,mu
; RV32-NEXT: vfwcvt.f.f.v v8, v25
; RV32-NEXT: ret
;
; RV64-LABEL: vfpext_nxv2f16_nxv2f64:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli a0, zero, e16,mf2,ta,mu
; RV64-NEXT: vfwcvt.f.f.v v25, v8
; RV64-NEXT: vsetvli a0, zero, e32,m1,ta,mu
; RV64-NEXT: vsetvli zero, zero, e32,m1,ta,mu
; RV64-NEXT: vfwcvt.f.f.v v8, v25
; RV64-NEXT: ret
%evec = fpext <vscale x 2 x half> %va to <vscale x 2 x double>
Expand Down Expand Up @@ -109,15 +109,15 @@ define <vscale x 4 x double> @vfpext_nxv4f16_nxv4f64(<vscale x 4 x half> %va) {
; RV32: # %bb.0:
; RV32-NEXT: vsetvli a0, zero, e16,m1,ta,mu
; RV32-NEXT: vfwcvt.f.f.v v26, v8
; RV32-NEXT: vsetvli a0, zero, e32,m2,ta,mu
; RV32-NEXT: vsetvli zero, zero, e32,m2,ta,mu
; RV32-NEXT: vfwcvt.f.f.v v8, v26
; RV32-NEXT: ret
;
; RV64-LABEL: vfpext_nxv4f16_nxv4f64:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli a0, zero, e16,m1,ta,mu
; RV64-NEXT: vfwcvt.f.f.v v26, v8
; RV64-NEXT: vsetvli a0, zero, e32,m2,ta,mu
; RV64-NEXT: vsetvli zero, zero, e32,m2,ta,mu
; RV64-NEXT: vfwcvt.f.f.v v8, v26
; RV64-NEXT: ret
%evec = fpext <vscale x 4 x half> %va to <vscale x 4 x double>
Expand Down Expand Up @@ -149,15 +149,15 @@ define <vscale x 8 x double> @vfpext_nxv8f16_nxv8f64(<vscale x 8 x half> %va) {
; RV32: # %bb.0:
; RV32-NEXT: vsetvli a0, zero, e16,m2,ta,mu
; RV32-NEXT: vfwcvt.f.f.v v28, v8
; RV32-NEXT: vsetvli a0, zero, e32,m4,ta,mu
; RV32-NEXT: vsetvli zero, zero, e32,m4,ta,mu
; RV32-NEXT: vfwcvt.f.f.v v8, v28
; RV32-NEXT: ret
;
; RV64-LABEL: vfpext_nxv8f16_nxv8f64:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli a0, zero, e16,m2,ta,mu
; RV64-NEXT: vfwcvt.f.f.v v28, v8
; RV64-NEXT: vsetvli a0, zero, e32,m4,ta,mu
; RV64-NEXT: vsetvli zero, zero, e32,m4,ta,mu
; RV64-NEXT: vfwcvt.f.f.v v8, v28
; RV64-NEXT: ret
%evec = fpext <vscale x 8 x half> %va to <vscale x 8 x double>
Expand Down
168 changes: 84 additions & 84 deletions llvm/test/CodeGen/RISCV/rvv/vfptoi-sdnode.ll
View file

Large diffs are not rendered by default.

16 changes: 8 additions & 8 deletions llvm/test/CodeGen/RISCV/rvv/vfptrunc-sdnode.ll
View file
Original file line number Diff line number Diff line change
Expand Up @@ -105,15 +105,15 @@ define <vscale x 1 x half> @vfptrunc_nxv1f64_nxv1f16(<vscale x 1 x double> %va)
; RV32: # %bb.0:
; RV32-NEXT: vsetvli a0, zero, e32,mf2,ta,mu
; RV32-NEXT: vfncvt.rod.f.f.w v25, v8
; RV32-NEXT: vsetvli a0, zero, e16,mf4,ta,mu
; RV32-NEXT: vsetvli zero, zero, e16,mf4,ta,mu
; RV32-NEXT: vfncvt.f.f.w v8, v25
; RV32-NEXT: ret
;
; RV64-LABEL: vfptrunc_nxv1f64_nxv1f16:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli a0, zero, e32,mf2,ta,mu
; RV64-NEXT: vfncvt.rod.f.f.w v25, v8
; RV64-NEXT: vsetvli a0, zero, e16,mf4,ta,mu
; RV64-NEXT: vsetvli zero, zero, e16,mf4,ta,mu
; RV64-NEXT: vfncvt.f.f.w v8, v25
; RV64-NEXT: ret
%evec = fptrunc <vscale x 1 x double> %va to <vscale x 1 x half>
Expand Down Expand Up @@ -145,15 +145,15 @@ define <vscale x 2 x half> @vfptrunc_nxv2f64_nxv2f16(<vscale x 2 x double> %va)
; RV32: # %bb.0:
; RV32-NEXT: vsetvli a0, zero, e32,m1,ta,mu
; RV32-NEXT: vfncvt.rod.f.f.w v25, v8
; RV32-NEXT: vsetvli a0, zero, e16,mf2,ta,mu
; RV32-NEXT: vsetvli zero, zero, e16,mf2,ta,mu
; RV32-NEXT: vfncvt.f.f.w v8, v25
; RV32-NEXT: ret
;
; RV64-LABEL: vfptrunc_nxv2f64_nxv2f16:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli a0, zero, e32,m1,ta,mu
; RV64-NEXT: vfncvt.rod.f.f.w v25, v8
; RV64-NEXT: vsetvli a0, zero, e16,mf2,ta,mu
; RV64-NEXT: vsetvli zero, zero, e16,mf2,ta,mu
; RV64-NEXT: vfncvt.f.f.w v8, v25
; RV64-NEXT: ret
%evec = fptrunc <vscale x 2 x double> %va to <vscale x 2 x half>
Expand Down Expand Up @@ -185,15 +185,15 @@ define <vscale x 4 x half> @vfptrunc_nxv4f64_nxv4f16(<vscale x 4 x double> %va)
; RV32: # %bb.0:
; RV32-NEXT: vsetvli a0, zero, e32,m2,ta,mu
; RV32-NEXT: vfncvt.rod.f.f.w v26, v8
; RV32-NEXT: vsetvli a0, zero, e16,m1,ta,mu
; RV32-NEXT: vsetvli zero, zero, e16,m1,ta,mu
; RV32-NEXT: vfncvt.f.f.w v8, v26
; RV32-NEXT: ret
;
; RV64-LABEL: vfptrunc_nxv4f64_nxv4f16:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli a0, zero, e32,m2,ta,mu
; RV64-NEXT: vfncvt.rod.f.f.w v26, v8
; RV64-NEXT: vsetvli a0, zero, e16,m1,ta,mu
; RV64-NEXT: vsetvli zero, zero, e16,m1,ta,mu
; RV64-NEXT: vfncvt.f.f.w v8, v26
; RV64-NEXT: ret
%evec = fptrunc <vscale x 4 x double> %va to <vscale x 4 x half>
Expand Down Expand Up @@ -225,15 +225,15 @@ define <vscale x 8 x half> @vfptrunc_nxv8f64_nxv8f16(<vscale x 8 x double> %va)
; RV32: # %bb.0:
; RV32-NEXT: vsetvli a0, zero, e32,m4,ta,mu
; RV32-NEXT: vfncvt.rod.f.f.w v28, v8
; RV32-NEXT: vsetvli a0, zero, e16,m2,ta,mu
; RV32-NEXT: vsetvli zero, zero, e16,m2,ta,mu
; RV32-NEXT: vfncvt.f.f.w v8, v28
; RV32-NEXT: ret
;
; RV64-LABEL: vfptrunc_nxv8f64_nxv8f16:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli a0, zero, e32,m4,ta,mu
; RV64-NEXT: vfncvt.rod.f.f.w v28, v8
; RV64-NEXT: vsetvli a0, zero, e16,m2,ta,mu
; RV64-NEXT: vsetvli zero, zero, e16,m2,ta,mu
; RV64-NEXT: vfncvt.f.f.w v8, v28
; RV64-NEXT: ret
%evec = fptrunc <vscale x 8 x double> %va to <vscale x 8 x half>
Expand Down
32 changes: 16 additions & 16 deletions llvm/test/CodeGen/RISCV/rvv/vitofp-sdnode.ll
View file
Original file line number Diff line number Diff line change
Expand Up @@ -1549,15 +1549,15 @@ define <vscale x 1 x half> @vsitofp_nxv1i64_nxv1f16(<vscale x 1 x i64> %va) {
; RV32: # %bb.0:
; RV32-NEXT: vsetvli a0, zero, e32,mf2,ta,mu
; RV32-NEXT: vfncvt.f.x.w v25, v8
; RV32-NEXT: vsetvli a0, zero, e16,mf4,ta,mu
; RV32-NEXT: vsetvli zero, zero, e16,mf4,ta,mu
; RV32-NEXT: vfncvt.f.f.w v8, v25
; RV32-NEXT: ret
;
; RV64-LABEL: vsitofp_nxv1i64_nxv1f16:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli a0, zero, e32,mf2,ta,mu
; RV64-NEXT: vfncvt.f.x.w v25, v8
; RV64-NEXT: vsetvli a0, zero, e16,mf4,ta,mu
; RV64-NEXT: vsetvli zero, zero, e16,mf4,ta,mu
; RV64-NEXT: vfncvt.f.f.w v8, v25
; RV64-NEXT: ret
%evec = sitofp <vscale x 1 x i64> %va to <vscale x 1 x half>
Expand All @@ -1569,15 +1569,15 @@ define <vscale x 1 x half> @vuitofp_nxv1i64_nxv1f16(<vscale x 1 x i64> %va) {
; RV32: # %bb.0:
; RV32-NEXT: vsetvli a0, zero, e32,mf2,ta,mu
; RV32-NEXT: vfncvt.f.xu.w v25, v8
; RV32-NEXT: vsetvli a0, zero, e16,mf4,ta,mu
; RV32-NEXT: vsetvli zero, zero, e16,mf4,ta,mu
; RV32-NEXT: vfncvt.f.f.w v8, v25
; RV32-NEXT: ret
;
; RV64-LABEL: vuitofp_nxv1i64_nxv1f16:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli a0, zero, e32,mf2,ta,mu
; RV64-NEXT: vfncvt.f.xu.w v25, v8
; RV64-NEXT: vsetvli a0, zero, e16,mf4,ta,mu
; RV64-NEXT: vsetvli zero, zero, e16,mf4,ta,mu
; RV64-NEXT: vfncvt.f.f.w v8, v25
; RV64-NEXT: ret
%evec = uitofp <vscale x 1 x i64> %va to <vscale x 1 x half>
Expand Down Expand Up @@ -1657,15 +1657,15 @@ define <vscale x 2 x half> @vsitofp_nxv2i64_nxv2f16(<vscale x 2 x i64> %va) {
; RV32: # %bb.0:
; RV32-NEXT: vsetvli a0, zero, e32,m1,ta,mu
; RV32-NEXT: vfncvt.f.x.w v25, v8
; RV32-NEXT: vsetvli a0, zero, e16,mf2,ta,mu
; RV32-NEXT: vsetvli zero, zero, e16,mf2,ta,mu
; RV32-NEXT: vfncvt.f.f.w v8, v25
; RV32-NEXT: ret
;
; RV64-LABEL: vsitofp_nxv2i64_nxv2f16:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli a0, zero, e32,m1,ta,mu
; RV64-NEXT: vfncvt.f.x.w v25, v8
; RV64-NEXT: vsetvli a0, zero, e16,mf2,ta,mu
; RV64-NEXT: vsetvli zero, zero, e16,mf2,ta,mu
; RV64-NEXT: vfncvt.f.f.w v8, v25
; RV64-NEXT: ret
%evec = sitofp <vscale x 2 x i64> %va to <vscale x 2 x half>
Expand All @@ -1677,15 +1677,15 @@ define <vscale x 2 x half> @vuitofp_nxv2i64_nxv2f16(<vscale x 2 x i64> %va) {
; RV32: # %bb.0:
; RV32-NEXT: vsetvli a0, zero, e32,m1,ta,mu
; RV32-NEXT: vfncvt.f.xu.w v25, v8
; RV32-NEXT: vsetvli a0, zero, e16,mf2,ta,mu
; RV32-NEXT: vsetvli zero, zero, e16,mf2,ta,mu
; RV32-NEXT: vfncvt.f.f.w v8, v25
; RV32-NEXT: ret
;
; RV64-LABEL: vuitofp_nxv2i64_nxv2f16:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli a0, zero, e32,m1,ta,mu
; RV64-NEXT: vfncvt.f.xu.w v25, v8
; RV64-NEXT: vsetvli a0, zero, e16,mf2,ta,mu
; RV64-NEXT: vsetvli zero, zero, e16,mf2,ta,mu
; RV64-NEXT: vfncvt.f.f.w v8, v25
; RV64-NEXT: ret
%evec = uitofp <vscale x 2 x i64> %va to <vscale x 2 x half>
Expand Down Expand Up @@ -1765,15 +1765,15 @@ define <vscale x 4 x half> @vsitofp_nxv4i64_nxv4f16(<vscale x 4 x i64> %va) {
; RV32: # %bb.0:
; RV32-NEXT: vsetvli a0, zero, e32,m2,ta,mu
; RV32-NEXT: vfncvt.f.x.w v26, v8
; RV32-NEXT: vsetvli a0, zero, e16,m1,ta,mu
; RV32-NEXT: vsetvli zero, zero, e16,m1,ta,mu
; RV32-NEXT: vfncvt.f.f.w v8, v26
; RV32-NEXT: ret
;
; RV64-LABEL: vsitofp_nxv4i64_nxv4f16:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli a0, zero, e32,m2,ta,mu
; RV64-NEXT: vfncvt.f.x.w v26, v8
; RV64-NEXT: vsetvli a0, zero, e16,m1,ta,mu
; RV64-NEXT: vsetvli zero, zero, e16,m1,ta,mu
; RV64-NEXT: vfncvt.f.f.w v8, v26
; RV64-NEXT: ret
%evec = sitofp <vscale x 4 x i64> %va to <vscale x 4 x half>
Expand All @@ -1785,15 +1785,15 @@ define <vscale x 4 x half> @vuitofp_nxv4i64_nxv4f16(<vscale x 4 x i64> %va) {
; RV32: # %bb.0:
; RV32-NEXT: vsetvli a0, zero, e32,m2,ta,mu
; RV32-NEXT: vfncvt.f.xu.w v26, v8
; RV32-NEXT: vsetvli a0, zero, e16,m1,ta,mu
; RV32-NEXT: vsetvli zero, zero, e16,m1,ta,mu
; RV32-NEXT: vfncvt.f.f.w v8, v26
; RV32-NEXT: ret
;
; RV64-LABEL: vuitofp_nxv4i64_nxv4f16:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli a0, zero, e32,m2,ta,mu
; RV64-NEXT: vfncvt.f.xu.w v26, v8
; RV64-NEXT: vsetvli a0, zero, e16,m1,ta,mu
; RV64-NEXT: vsetvli zero, zero, e16,m1,ta,mu
; RV64-NEXT: vfncvt.f.f.w v8, v26
; RV64-NEXT: ret
%evec = uitofp <vscale x 4 x i64> %va to <vscale x 4 x half>
Expand Down Expand Up @@ -1873,15 +1873,15 @@ define <vscale x 8 x half> @vsitofp_nxv8i64_nxv8f16(<vscale x 8 x i64> %va) {
; RV32: # %bb.0:
; RV32-NEXT: vsetvli a0, zero, e32,m4,ta,mu
; RV32-NEXT: vfncvt.f.x.w v28, v8
; RV32-NEXT: vsetvli a0, zero, e16,m2,ta,mu
; RV32-NEXT: vsetvli zero, zero, e16,m2,ta,mu
; RV32-NEXT: vfncvt.f.f.w v8, v28
; RV32-NEXT: ret
;
; RV64-LABEL: vsitofp_nxv8i64_nxv8f16:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli a0, zero, e32,m4,ta,mu
; RV64-NEXT: vfncvt.f.x.w v28, v8
; RV64-NEXT: vsetvli a0, zero, e16,m2,ta,mu
; RV64-NEXT: vsetvli zero, zero, e16,m2,ta,mu
; RV64-NEXT: vfncvt.f.f.w v8, v28
; RV64-NEXT: ret
%evec = sitofp <vscale x 8 x i64> %va to <vscale x 8 x half>
Expand All @@ -1893,15 +1893,15 @@ define <vscale x 8 x half> @vuitofp_nxv8i64_nxv8f16(<vscale x 8 x i64> %va) {
; RV32: # %bb.0:
; RV32-NEXT: vsetvli a0, zero, e32,m4,ta,mu
; RV32-NEXT: vfncvt.f.xu.w v28, v8
; RV32-NEXT: vsetvli a0, zero, e16,m2,ta,mu
; RV32-NEXT: vsetvli zero, zero, e16,m2,ta,mu
; RV32-NEXT: vfncvt.f.f.w v8, v28
; RV32-NEXT: ret
;
; RV64-LABEL: vuitofp_nxv8i64_nxv8f16:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli a0, zero, e32,m4,ta,mu
; RV64-NEXT: vfncvt.f.xu.w v28, v8
; RV64-NEXT: vsetvli a0, zero, e16,m2,ta,mu
; RV64-NEXT: vsetvli zero, zero, e16,m2,ta,mu
; RV64-NEXT: vfncvt.f.f.w v8, v28
; RV64-NEXT: ret
%evec = uitofp <vscale x 8 x i64> %va to <vscale x 8 x half>
Expand Down
258 changes: 129 additions & 129 deletions llvm/test/CodeGen/RISCV/rvv/vlseg-rv32.ll
View file

Large diffs are not rendered by default.

280 changes: 140 additions & 140 deletions llvm/test/CodeGen/RISCV/rvv/vlseg-rv64.ll
View file

Large diffs are not rendered by default.

258 changes: 129 additions & 129 deletions llvm/test/CodeGen/RISCV/rvv/vlsseg-rv32.ll
View file

Large diffs are not rendered by default.

280 changes: 140 additions & 140 deletions llvm/test/CodeGen/RISCV/rvv/vlsseg-rv64.ll
View file

Large diffs are not rendered by default.

12 changes: 6 additions & 6 deletions llvm/test/CodeGen/RISCV/rvv/vmacc-rv32.ll
View file
Original file line number Diff line number Diff line change
Expand Up @@ -1534,7 +1534,7 @@ define <vscale x 1 x i64> @intrinsic_vmacc_vx_nxv1i64_i64_nxv1i64(<vscale x 1 x
; CHECK-NEXT: vsetvli zero, a2, e64,m1,ta,mu
; CHECK-NEXT: addi a0, sp, 8
; CHECK-NEXT: vlse64.v v25, (a0), zero
; CHECK-NEXT: vsetvli zero, a2, e64,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m1,tu,mu
; CHECK-NEXT: vmacc.vv v8, v25, v9
; CHECK-NEXT: addi sp, sp, 16
; CHECK-NEXT: ret
Expand Down Expand Up @@ -1564,7 +1564,7 @@ define <vscale x 1 x i64> @intrinsic_vmacc_mask_vx_nxv1i64_i64_nxv1i64(<vscale x
; CHECK-NEXT: vsetvli zero, a2, e64,m1,ta,mu
; CHECK-NEXT: addi a0, sp, 8
; CHECK-NEXT: vlse64.v v25, (a0), zero
; CHECK-NEXT: vsetvli zero, a2, e64,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m1,tu,mu
; CHECK-NEXT: vmacc.vv v8, v25, v9, v0.t
; CHECK-NEXT: addi sp, sp, 16
; CHECK-NEXT: ret
Expand Down Expand Up @@ -1594,7 +1594,7 @@ define <vscale x 2 x i64> @intrinsic_vmacc_vx_nxv2i64_i64_nxv2i64(<vscale x 2 x
; CHECK-NEXT: vsetvli zero, a2, e64,m2,ta,mu
; CHECK-NEXT: addi a0, sp, 8
; CHECK-NEXT: vlse64.v v26, (a0), zero
; CHECK-NEXT: vsetvli zero, a2, e64,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m2,tu,mu
; CHECK-NEXT: vmacc.vv v8, v26, v10
; CHECK-NEXT: addi sp, sp, 16
; CHECK-NEXT: ret
Expand Down Expand Up @@ -1624,7 +1624,7 @@ define <vscale x 2 x i64> @intrinsic_vmacc_mask_vx_nxv2i64_i64_nxv2i64(<vscale x
; CHECK-NEXT: vsetvli zero, a2, e64,m2,ta,mu
; CHECK-NEXT: addi a0, sp, 8
; CHECK-NEXT: vlse64.v v26, (a0), zero
; CHECK-NEXT: vsetvli zero, a2, e64,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m2,tu,mu
; CHECK-NEXT: vmacc.vv v8, v26, v10, v0.t
; CHECK-NEXT: addi sp, sp, 16
; CHECK-NEXT: ret
Expand Down Expand Up @@ -1654,7 +1654,7 @@ define <vscale x 4 x i64> @intrinsic_vmacc_vx_nxv4i64_i64_nxv4i64(<vscale x 4 x
; CHECK-NEXT: vsetvli zero, a2, e64,m4,ta,mu
; CHECK-NEXT: addi a0, sp, 8
; CHECK-NEXT: vlse64.v v28, (a0), zero
; CHECK-NEXT: vsetvli zero, a2, e64,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m4,tu,mu
; CHECK-NEXT: vmacc.vv v8, v28, v12
; CHECK-NEXT: addi sp, sp, 16
; CHECK-NEXT: ret
Expand Down Expand Up @@ -1684,7 +1684,7 @@ define <vscale x 4 x i64> @intrinsic_vmacc_mask_vx_nxv4i64_i64_nxv4i64(<vscale x
; CHECK-NEXT: vsetvli zero, a2, e64,m4,ta,mu
; CHECK-NEXT: addi a0, sp, 8
; CHECK-NEXT: vlse64.v v28, (a0), zero
; CHECK-NEXT: vsetvli zero, a2, e64,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m4,tu,mu
; CHECK-NEXT: vmacc.vv v8, v28, v12, v0.t
; CHECK-NEXT: addi sp, sp, 16
; CHECK-NEXT: ret
Expand Down
12 changes: 6 additions & 6 deletions llvm/test/CodeGen/RISCV/rvv/vmadd-rv32.ll
View file
Original file line number Diff line number Diff line change
Expand Up @@ -1534,7 +1534,7 @@ define <vscale x 1 x i64> @intrinsic_vmadd_vx_nxv1i64_i64_nxv1i64(<vscale x 1 x
; CHECK-NEXT: vsetvli zero, a2, e64,m1,ta,mu
; CHECK-NEXT: addi a0, sp, 8
; CHECK-NEXT: vlse64.v v25, (a0), zero
; CHECK-NEXT: vsetvli zero, a2, e64,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m1,tu,mu
; CHECK-NEXT: vmadd.vv v8, v25, v9
; CHECK-NEXT: addi sp, sp, 16
; CHECK-NEXT: ret
Expand Down Expand Up @@ -1564,7 +1564,7 @@ define <vscale x 1 x i64> @intrinsic_vmadd_mask_vx_nxv1i64_i64_nxv1i64(<vscale x
; CHECK-NEXT: vsetvli zero, a2, e64,m1,ta,mu
; CHECK-NEXT: addi a0, sp, 8
; CHECK-NEXT: vlse64.v v25, (a0), zero
; CHECK-NEXT: vsetvli zero, a2, e64,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m1,tu,mu
; CHECK-NEXT: vmadd.vv v8, v25, v9, v0.t
; CHECK-NEXT: addi sp, sp, 16
; CHECK-NEXT: ret
Expand Down Expand Up @@ -1594,7 +1594,7 @@ define <vscale x 2 x i64> @intrinsic_vmadd_vx_nxv2i64_i64_nxv2i64(<vscale x 2 x
; CHECK-NEXT: vsetvli zero, a2, e64,m2,ta,mu
; CHECK-NEXT: addi a0, sp, 8
; CHECK-NEXT: vlse64.v v26, (a0), zero
; CHECK-NEXT: vsetvli zero, a2, e64,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m2,tu,mu
; CHECK-NEXT: vmadd.vv v8, v26, v10
; CHECK-NEXT: addi sp, sp, 16
; CHECK-NEXT: ret
Expand Down Expand Up @@ -1624,7 +1624,7 @@ define <vscale x 2 x i64> @intrinsic_vmadd_mask_vx_nxv2i64_i64_nxv2i64(<vscale x
; CHECK-NEXT: vsetvli zero, a2, e64,m2,ta,mu
; CHECK-NEXT: addi a0, sp, 8
; CHECK-NEXT: vlse64.v v26, (a0), zero
; CHECK-NEXT: vsetvli zero, a2, e64,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m2,tu,mu
; CHECK-NEXT: vmadd.vv v8, v26, v10, v0.t
; CHECK-NEXT: addi sp, sp, 16
; CHECK-NEXT: ret
Expand Down Expand Up @@ -1654,7 +1654,7 @@ define <vscale x 4 x i64> @intrinsic_vmadd_vx_nxv4i64_i64_nxv4i64(<vscale x 4 x
; CHECK-NEXT: vsetvli zero, a2, e64,m4,ta,mu
; CHECK-NEXT: addi a0, sp, 8
; CHECK-NEXT: vlse64.v v28, (a0), zero
; CHECK-NEXT: vsetvli zero, a2, e64,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m4,tu,mu
; CHECK-NEXT: vmadd.vv v8, v28, v12
; CHECK-NEXT: addi sp, sp, 16
; CHECK-NEXT: ret
Expand Down Expand Up @@ -1684,7 +1684,7 @@ define <vscale x 4 x i64> @intrinsic_vmadd_mask_vx_nxv4i64_i64_nxv4i64(<vscale x
; CHECK-NEXT: vsetvli zero, a2, e64,m4,ta,mu
; CHECK-NEXT: addi a0, sp, 8
; CHECK-NEXT: vlse64.v v28, (a0), zero
; CHECK-NEXT: vsetvli zero, a2, e64,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m4,tu,mu
; CHECK-NEXT: vmadd.vv v8, v28, v12, v0.t
; CHECK-NEXT: addi sp, sp, 16
; CHECK-NEXT: ret
Expand Down
8 changes: 4 additions & 4 deletions llvm/test/CodeGen/RISCV/rvv/vmax-rv32.ll
View file
Original file line number Diff line number Diff line change
Expand Up @@ -1807,7 +1807,7 @@ define <vscale x 1 x i64> @intrinsic_vmax_mask_vx_nxv1i64_nxv1i64_i64(<vscale x
; CHECK-NEXT: vsetvli zero, a2, e64,m1,ta,mu
; CHECK-NEXT: addi a0, sp, 8
; CHECK-NEXT: vlse64.v v25, (a0), zero
; CHECK-NEXT: vsetvli zero, a2, e64,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m1,tu,mu
; CHECK-NEXT: vmax.vv v8, v9, v25, v0.t
; CHECK-NEXT: addi sp, sp, 16
; CHECK-NEXT: ret
Expand Down Expand Up @@ -1864,7 +1864,7 @@ define <vscale x 2 x i64> @intrinsic_vmax_mask_vx_nxv2i64_nxv2i64_i64(<vscale x
; CHECK-NEXT: vsetvli zero, a2, e64,m2,ta,mu
; CHECK-NEXT: addi a0, sp, 8
; CHECK-NEXT: vlse64.v v26, (a0), zero
; CHECK-NEXT: vsetvli zero, a2, e64,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m2,tu,mu
; CHECK-NEXT: vmax.vv v8, v10, v26, v0.t
; CHECK-NEXT: addi sp, sp, 16
; CHECK-NEXT: ret
Expand Down Expand Up @@ -1921,7 +1921,7 @@ define <vscale x 4 x i64> @intrinsic_vmax_mask_vx_nxv4i64_nxv4i64_i64(<vscale x
; CHECK-NEXT: vsetvli zero, a2, e64,m4,ta,mu
; CHECK-NEXT: addi a0, sp, 8
; CHECK-NEXT: vlse64.v v28, (a0), zero
; CHECK-NEXT: vsetvli zero, a2, e64,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m4,tu,mu
; CHECK-NEXT: vmax.vv v8, v12, v28, v0.t
; CHECK-NEXT: addi sp, sp, 16
; CHECK-NEXT: ret
Expand Down Expand Up @@ -1978,7 +1978,7 @@ define <vscale x 8 x i64> @intrinsic_vmax_mask_vx_nxv8i64_nxv8i64_i64(<vscale x
; CHECK-NEXT: vsetvli zero, a2, e64,m8,ta,mu
; CHECK-NEXT: addi a0, sp, 8
; CHECK-NEXT: vlse64.v v24, (a0), zero
; CHECK-NEXT: vsetvli zero, a2, e64,m8,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m8,tu,mu
; CHECK-NEXT: vmax.vv v8, v16, v24, v0.t
; CHECK-NEXT: addi sp, sp, 16
; CHECK-NEXT: ret
Expand Down
8 changes: 4 additions & 4 deletions llvm/test/CodeGen/RISCV/rvv/vmaxu-rv32.ll
View file
Original file line number Diff line number Diff line change
Expand Up @@ -1807,7 +1807,7 @@ define <vscale x 1 x i64> @intrinsic_vmaxu_mask_vx_nxv1i64_nxv1i64_i64(<vscale x
; CHECK-NEXT: vsetvli zero, a2, e64,m1,ta,mu
; CHECK-NEXT: addi a0, sp, 8
; CHECK-NEXT: vlse64.v v25, (a0), zero
; CHECK-NEXT: vsetvli zero, a2, e64,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m1,tu,mu
; CHECK-NEXT: vmaxu.vv v8, v9, v25, v0.t
; CHECK-NEXT: addi sp, sp, 16
; CHECK-NEXT: ret
Expand Down Expand Up @@ -1864,7 +1864,7 @@ define <vscale x 2 x i64> @intrinsic_vmaxu_mask_vx_nxv2i64_nxv2i64_i64(<vscale x
; CHECK-NEXT: vsetvli zero, a2, e64,m2,ta,mu
; CHECK-NEXT: addi a0, sp, 8
; CHECK-NEXT: vlse64.v v26, (a0), zero
; CHECK-NEXT: vsetvli zero, a2, e64,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m2,tu,mu
; CHECK-NEXT: vmaxu.vv v8, v10, v26, v0.t
; CHECK-NEXT: addi sp, sp, 16
; CHECK-NEXT: ret
Expand Down Expand Up @@ -1921,7 +1921,7 @@ define <vscale x 4 x i64> @intrinsic_vmaxu_mask_vx_nxv4i64_nxv4i64_i64(<vscale x
; CHECK-NEXT: vsetvli zero, a2, e64,m4,ta,mu
; CHECK-NEXT: addi a0, sp, 8
; CHECK-NEXT: vlse64.v v28, (a0), zero
; CHECK-NEXT: vsetvli zero, a2, e64,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m4,tu,mu
; CHECK-NEXT: vmaxu.vv v8, v12, v28, v0.t
; CHECK-NEXT: addi sp, sp, 16
; CHECK-NEXT: ret
Expand Down Expand Up @@ -1978,7 +1978,7 @@ define <vscale x 8 x i64> @intrinsic_vmaxu_mask_vx_nxv8i64_nxv8i64_i64(<vscale x
; CHECK-NEXT: vsetvli zero, a2, e64,m8,ta,mu
; CHECK-NEXT: addi a0, sp, 8
; CHECK-NEXT: vlse64.v v24, (a0), zero
; CHECK-NEXT: vsetvli zero, a2, e64,m8,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m8,tu,mu
; CHECK-NEXT: vmaxu.vv v8, v16, v24, v0.t
; CHECK-NEXT: addi sp, sp, 16
; CHECK-NEXT: ret
Expand Down
24 changes: 12 additions & 12 deletions llvm/test/CodeGen/RISCV/rvv/vmfeq-rv32.ll
View file
Original file line number Diff line number Diff line change
Expand Up @@ -34,7 +34,7 @@ define <vscale x 1 x i1> @intrinsic_vmfeq_mask_vv_nxv1f16_nxv1f16(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,mf4,ta,mu
; CHECK-NEXT: vmfeq.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e16,mf4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,mf4,tu,mu
; CHECK-NEXT: vmfeq.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -86,7 +86,7 @@ define <vscale x 2 x i1> @intrinsic_vmfeq_mask_vv_nxv2f16_nxv2f16(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,mf2,ta,mu
; CHECK-NEXT: vmfeq.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e16,mf2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,mf2,tu,mu
; CHECK-NEXT: vmfeq.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -138,7 +138,7 @@ define <vscale x 4 x i1> @intrinsic_vmfeq_mask_vv_nxv4f16_nxv4f16(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m1,ta,mu
; CHECK-NEXT: vmfeq.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e16,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m1,tu,mu
; CHECK-NEXT: vmfeq.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -190,7 +190,7 @@ define <vscale x 8 x i1> @intrinsic_vmfeq_mask_vv_nxv8f16_nxv8f16(<vscale x 8 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m2,ta,mu
; CHECK-NEXT: vmfeq.vv v0, v8, v10
; CHECK-NEXT: vsetvli zero, a0, e16,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m2,tu,mu
; CHECK-NEXT: vmfeq.vv v25, v10, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -242,7 +242,7 @@ define <vscale x 16 x i1> @intrinsic_vmfeq_mask_vv_nxv16f16_nxv16f16(<vscale x 1
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m4,ta,mu
; CHECK-NEXT: vmfeq.vv v0, v8, v12
; CHECK-NEXT: vsetvli zero, a0, e16,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m4,tu,mu
; CHECK-NEXT: vmfeq.vv v25, v12, v16, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -294,7 +294,7 @@ define <vscale x 1 x i1> @intrinsic_vmfeq_mask_vv_nxv1f32_nxv1f32(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,mf2,ta,mu
; CHECK-NEXT: vmfeq.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e32,mf2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,mf2,tu,mu
; CHECK-NEXT: vmfeq.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -346,7 +346,7 @@ define <vscale x 2 x i1> @intrinsic_vmfeq_mask_vv_nxv2f32_nxv2f32(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m1,ta,mu
; CHECK-NEXT: vmfeq.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e32,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m1,tu,mu
; CHECK-NEXT: vmfeq.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -398,7 +398,7 @@ define <vscale x 4 x i1> @intrinsic_vmfeq_mask_vv_nxv4f32_nxv4f32(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m2,ta,mu
; CHECK-NEXT: vmfeq.vv v0, v8, v10
; CHECK-NEXT: vsetvli zero, a0, e32,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m2,tu,mu
; CHECK-NEXT: vmfeq.vv v25, v10, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -450,7 +450,7 @@ define <vscale x 8 x i1> @intrinsic_vmfeq_mask_vv_nxv8f32_nxv8f32(<vscale x 8 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m4,ta,mu
; CHECK-NEXT: vmfeq.vv v0, v8, v12
; CHECK-NEXT: vsetvli zero, a0, e32,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m4,tu,mu
; CHECK-NEXT: vmfeq.vv v25, v12, v16, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -502,7 +502,7 @@ define <vscale x 1 x i1> @intrinsic_vmfeq_mask_vv_nxv1f64_nxv1f64(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m1,ta,mu
; CHECK-NEXT: vmfeq.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e64,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m1,tu,mu
; CHECK-NEXT: vmfeq.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -554,7 +554,7 @@ define <vscale x 2 x i1> @intrinsic_vmfeq_mask_vv_nxv2f64_nxv2f64(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m2,ta,mu
; CHECK-NEXT: vmfeq.vv v0, v8, v10
; CHECK-NEXT: vsetvli zero, a0, e64,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m2,tu,mu
; CHECK-NEXT: vmfeq.vv v25, v10, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -606,7 +606,7 @@ define <vscale x 4 x i1> @intrinsic_vmfeq_mask_vv_nxv4f64_nxv4f64(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m4,ta,mu
; CHECK-NEXT: vmfeq.vv v0, v8, v12
; CHECK-NEXT: vsetvli zero, a0, e64,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m4,tu,mu
; CHECK-NEXT: vmfeq.vv v25, v12, v16, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down
24 changes: 12 additions & 12 deletions llvm/test/CodeGen/RISCV/rvv/vmfeq-rv64.ll
View file
Original file line number Diff line number Diff line change
Expand Up @@ -34,7 +34,7 @@ define <vscale x 1 x i1> @intrinsic_vmfeq_mask_vv_nxv1f16_nxv1f16(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,mf4,ta,mu
; CHECK-NEXT: vmfeq.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e16,mf4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,mf4,tu,mu
; CHECK-NEXT: vmfeq.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -86,7 +86,7 @@ define <vscale x 2 x i1> @intrinsic_vmfeq_mask_vv_nxv2f16_nxv2f16(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,mf2,ta,mu
; CHECK-NEXT: vmfeq.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e16,mf2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,mf2,tu,mu
; CHECK-NEXT: vmfeq.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -138,7 +138,7 @@ define <vscale x 4 x i1> @intrinsic_vmfeq_mask_vv_nxv4f16_nxv4f16(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m1,ta,mu
; CHECK-NEXT: vmfeq.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e16,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m1,tu,mu
; CHECK-NEXT: vmfeq.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -190,7 +190,7 @@ define <vscale x 8 x i1> @intrinsic_vmfeq_mask_vv_nxv8f16_nxv8f16(<vscale x 8 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m2,ta,mu
; CHECK-NEXT: vmfeq.vv v0, v8, v10
; CHECK-NEXT: vsetvli zero, a0, e16,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m2,tu,mu
; CHECK-NEXT: vmfeq.vv v25, v10, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -242,7 +242,7 @@ define <vscale x 16 x i1> @intrinsic_vmfeq_mask_vv_nxv16f16_nxv16f16(<vscale x 1
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m4,ta,mu
; CHECK-NEXT: vmfeq.vv v0, v8, v12
; CHECK-NEXT: vsetvli zero, a0, e16,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m4,tu,mu
; CHECK-NEXT: vmfeq.vv v25, v12, v16, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -294,7 +294,7 @@ define <vscale x 1 x i1> @intrinsic_vmfeq_mask_vv_nxv1f32_nxv1f32(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,mf2,ta,mu
; CHECK-NEXT: vmfeq.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e32,mf2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,mf2,tu,mu
; CHECK-NEXT: vmfeq.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -346,7 +346,7 @@ define <vscale x 2 x i1> @intrinsic_vmfeq_mask_vv_nxv2f32_nxv2f32(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m1,ta,mu
; CHECK-NEXT: vmfeq.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e32,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m1,tu,mu
; CHECK-NEXT: vmfeq.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -398,7 +398,7 @@ define <vscale x 4 x i1> @intrinsic_vmfeq_mask_vv_nxv4f32_nxv4f32(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m2,ta,mu
; CHECK-NEXT: vmfeq.vv v0, v8, v10
; CHECK-NEXT: vsetvli zero, a0, e32,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m2,tu,mu
; CHECK-NEXT: vmfeq.vv v25, v10, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -450,7 +450,7 @@ define <vscale x 8 x i1> @intrinsic_vmfeq_mask_vv_nxv8f32_nxv8f32(<vscale x 8 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m4,ta,mu
; CHECK-NEXT: vmfeq.vv v0, v8, v12
; CHECK-NEXT: vsetvli zero, a0, e32,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m4,tu,mu
; CHECK-NEXT: vmfeq.vv v25, v12, v16, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -502,7 +502,7 @@ define <vscale x 1 x i1> @intrinsic_vmfeq_mask_vv_nxv1f64_nxv1f64(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m1,ta,mu
; CHECK-NEXT: vmfeq.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e64,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m1,tu,mu
; CHECK-NEXT: vmfeq.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -554,7 +554,7 @@ define <vscale x 2 x i1> @intrinsic_vmfeq_mask_vv_nxv2f64_nxv2f64(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m2,ta,mu
; CHECK-NEXT: vmfeq.vv v0, v8, v10
; CHECK-NEXT: vsetvli zero, a0, e64,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m2,tu,mu
; CHECK-NEXT: vmfeq.vv v25, v10, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -606,7 +606,7 @@ define <vscale x 4 x i1> @intrinsic_vmfeq_mask_vv_nxv4f64_nxv4f64(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m4,ta,mu
; CHECK-NEXT: vmfeq.vv v0, v8, v12
; CHECK-NEXT: vsetvli zero, a0, e64,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m4,tu,mu
; CHECK-NEXT: vmfeq.vv v25, v12, v16, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down
24 changes: 12 additions & 12 deletions llvm/test/CodeGen/RISCV/rvv/vmfge-rv32.ll
View file
Original file line number Diff line number Diff line change
Expand Up @@ -34,7 +34,7 @@ define <vscale x 1 x i1> @intrinsic_vmfge_mask_vv_nxv1f16_nxv1f16(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,mf4,ta,mu
; CHECK-NEXT: vmfle.vv v0, v9, v8
; CHECK-NEXT: vsetvli zero, a0, e16,mf4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,mf4,tu,mu
; CHECK-NEXT: vmfle.vv v25, v10, v9, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -86,7 +86,7 @@ define <vscale x 2 x i1> @intrinsic_vmfge_mask_vv_nxv2f16_nxv2f16(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,mf2,ta,mu
; CHECK-NEXT: vmfle.vv v0, v9, v8
; CHECK-NEXT: vsetvli zero, a0, e16,mf2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,mf2,tu,mu
; CHECK-NEXT: vmfle.vv v25, v10, v9, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -138,7 +138,7 @@ define <vscale x 4 x i1> @intrinsic_vmfge_mask_vv_nxv4f16_nxv4f16(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m1,ta,mu
; CHECK-NEXT: vmfle.vv v0, v9, v8
; CHECK-NEXT: vsetvli zero, a0, e16,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m1,tu,mu
; CHECK-NEXT: vmfle.vv v25, v10, v9, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -190,7 +190,7 @@ define <vscale x 8 x i1> @intrinsic_vmfge_mask_vv_nxv8f16_nxv8f16(<vscale x 8 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m2,ta,mu
; CHECK-NEXT: vmfle.vv v0, v10, v8
; CHECK-NEXT: vsetvli zero, a0, e16,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m2,tu,mu
; CHECK-NEXT: vmfle.vv v25, v12, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -242,7 +242,7 @@ define <vscale x 16 x i1> @intrinsic_vmfge_mask_vv_nxv16f16_nxv16f16(<vscale x 1
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m4,ta,mu
; CHECK-NEXT: vmfle.vv v0, v12, v8
; CHECK-NEXT: vsetvli zero, a0, e16,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m4,tu,mu
; CHECK-NEXT: vmfle.vv v25, v16, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -294,7 +294,7 @@ define <vscale x 1 x i1> @intrinsic_vmfge_mask_vv_nxv1f32_nxv1f32(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,mf2,ta,mu
; CHECK-NEXT: vmfle.vv v0, v9, v8
; CHECK-NEXT: vsetvli zero, a0, e32,mf2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,mf2,tu,mu
; CHECK-NEXT: vmfle.vv v25, v10, v9, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -346,7 +346,7 @@ define <vscale x 2 x i1> @intrinsic_vmfge_mask_vv_nxv2f32_nxv2f32(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m1,ta,mu
; CHECK-NEXT: vmfle.vv v0, v9, v8
; CHECK-NEXT: vsetvli zero, a0, e32,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m1,tu,mu
; CHECK-NEXT: vmfle.vv v25, v10, v9, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -398,7 +398,7 @@ define <vscale x 4 x i1> @intrinsic_vmfge_mask_vv_nxv4f32_nxv4f32(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m2,ta,mu
; CHECK-NEXT: vmfle.vv v0, v10, v8
; CHECK-NEXT: vsetvli zero, a0, e32,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m2,tu,mu
; CHECK-NEXT: vmfle.vv v25, v12, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -450,7 +450,7 @@ define <vscale x 8 x i1> @intrinsic_vmfge_mask_vv_nxv8f32_nxv8f32(<vscale x 8 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m4,ta,mu
; CHECK-NEXT: vmfle.vv v0, v12, v8
; CHECK-NEXT: vsetvli zero, a0, e32,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m4,tu,mu
; CHECK-NEXT: vmfle.vv v25, v16, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -502,7 +502,7 @@ define <vscale x 1 x i1> @intrinsic_vmfge_mask_vv_nxv1f64_nxv1f64(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m1,ta,mu
; CHECK-NEXT: vmfle.vv v0, v9, v8
; CHECK-NEXT: vsetvli zero, a0, e64,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m1,tu,mu
; CHECK-NEXT: vmfle.vv v25, v10, v9, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -554,7 +554,7 @@ define <vscale x 2 x i1> @intrinsic_vmfge_mask_vv_nxv2f64_nxv2f64(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m2,ta,mu
; CHECK-NEXT: vmfle.vv v0, v10, v8
; CHECK-NEXT: vsetvli zero, a0, e64,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m2,tu,mu
; CHECK-NEXT: vmfle.vv v25, v12, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -606,7 +606,7 @@ define <vscale x 4 x i1> @intrinsic_vmfge_mask_vv_nxv4f64_nxv4f64(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m4,ta,mu
; CHECK-NEXT: vmfle.vv v0, v12, v8
; CHECK-NEXT: vsetvli zero, a0, e64,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m4,tu,mu
; CHECK-NEXT: vmfle.vv v25, v16, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down
24 changes: 12 additions & 12 deletions llvm/test/CodeGen/RISCV/rvv/vmfge-rv64.ll
View file
Original file line number Diff line number Diff line change
Expand Up @@ -34,7 +34,7 @@ define <vscale x 1 x i1> @intrinsic_vmfge_mask_vv_nxv1f16_nxv1f16(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,mf4,ta,mu
; CHECK-NEXT: vmfle.vv v0, v9, v8
; CHECK-NEXT: vsetvli zero, a0, e16,mf4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,mf4,tu,mu
; CHECK-NEXT: vmfle.vv v25, v10, v9, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -86,7 +86,7 @@ define <vscale x 2 x i1> @intrinsic_vmfge_mask_vv_nxv2f16_nxv2f16(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,mf2,ta,mu
; CHECK-NEXT: vmfle.vv v0, v9, v8
; CHECK-NEXT: vsetvli zero, a0, e16,mf2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,mf2,tu,mu
; CHECK-NEXT: vmfle.vv v25, v10, v9, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -138,7 +138,7 @@ define <vscale x 4 x i1> @intrinsic_vmfge_mask_vv_nxv4f16_nxv4f16(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m1,ta,mu
; CHECK-NEXT: vmfle.vv v0, v9, v8
; CHECK-NEXT: vsetvli zero, a0, e16,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m1,tu,mu
; CHECK-NEXT: vmfle.vv v25, v10, v9, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -190,7 +190,7 @@ define <vscale x 8 x i1> @intrinsic_vmfge_mask_vv_nxv8f16_nxv8f16(<vscale x 8 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m2,ta,mu
; CHECK-NEXT: vmfle.vv v0, v10, v8
; CHECK-NEXT: vsetvli zero, a0, e16,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m2,tu,mu
; CHECK-NEXT: vmfle.vv v25, v12, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -242,7 +242,7 @@ define <vscale x 16 x i1> @intrinsic_vmfge_mask_vv_nxv16f16_nxv16f16(<vscale x 1
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m4,ta,mu
; CHECK-NEXT: vmfle.vv v0, v12, v8
; CHECK-NEXT: vsetvli zero, a0, e16,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m4,tu,mu
; CHECK-NEXT: vmfle.vv v25, v16, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -294,7 +294,7 @@ define <vscale x 1 x i1> @intrinsic_vmfge_mask_vv_nxv1f32_nxv1f32(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,mf2,ta,mu
; CHECK-NEXT: vmfle.vv v0, v9, v8
; CHECK-NEXT: vsetvli zero, a0, e32,mf2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,mf2,tu,mu
; CHECK-NEXT: vmfle.vv v25, v10, v9, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -346,7 +346,7 @@ define <vscale x 2 x i1> @intrinsic_vmfge_mask_vv_nxv2f32_nxv2f32(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m1,ta,mu
; CHECK-NEXT: vmfle.vv v0, v9, v8
; CHECK-NEXT: vsetvli zero, a0, e32,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m1,tu,mu
; CHECK-NEXT: vmfle.vv v25, v10, v9, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -398,7 +398,7 @@ define <vscale x 4 x i1> @intrinsic_vmfge_mask_vv_nxv4f32_nxv4f32(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m2,ta,mu
; CHECK-NEXT: vmfle.vv v0, v10, v8
; CHECK-NEXT: vsetvli zero, a0, e32,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m2,tu,mu
; CHECK-NEXT: vmfle.vv v25, v12, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -450,7 +450,7 @@ define <vscale x 8 x i1> @intrinsic_vmfge_mask_vv_nxv8f32_nxv8f32(<vscale x 8 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m4,ta,mu
; CHECK-NEXT: vmfle.vv v0, v12, v8
; CHECK-NEXT: vsetvli zero, a0, e32,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m4,tu,mu
; CHECK-NEXT: vmfle.vv v25, v16, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -502,7 +502,7 @@ define <vscale x 1 x i1> @intrinsic_vmfge_mask_vv_nxv1f64_nxv1f64(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m1,ta,mu
; CHECK-NEXT: vmfle.vv v0, v9, v8
; CHECK-NEXT: vsetvli zero, a0, e64,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m1,tu,mu
; CHECK-NEXT: vmfle.vv v25, v10, v9, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -554,7 +554,7 @@ define <vscale x 2 x i1> @intrinsic_vmfge_mask_vv_nxv2f64_nxv2f64(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m2,ta,mu
; CHECK-NEXT: vmfle.vv v0, v10, v8
; CHECK-NEXT: vsetvli zero, a0, e64,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m2,tu,mu
; CHECK-NEXT: vmfle.vv v25, v12, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -606,7 +606,7 @@ define <vscale x 4 x i1> @intrinsic_vmfge_mask_vv_nxv4f64_nxv4f64(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m4,ta,mu
; CHECK-NEXT: vmfle.vv v0, v12, v8
; CHECK-NEXT: vsetvli zero, a0, e64,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m4,tu,mu
; CHECK-NEXT: vmfle.vv v25, v16, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down
24 changes: 12 additions & 12 deletions llvm/test/CodeGen/RISCV/rvv/vmfgt-rv32.ll
View file
Original file line number Diff line number Diff line change
Expand Up @@ -34,7 +34,7 @@ define <vscale x 1 x i1> @intrinsic_vmfgt_mask_vv_nxv1f16_nxv1f16(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,mf4,ta,mu
; CHECK-NEXT: vmflt.vv v0, v9, v8
; CHECK-NEXT: vsetvli zero, a0, e16,mf4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,mf4,tu,mu
; CHECK-NEXT: vmflt.vv v25, v10, v9, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -86,7 +86,7 @@ define <vscale x 2 x i1> @intrinsic_vmfgt_mask_vv_nxv2f16_nxv2f16(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,mf2,ta,mu
; CHECK-NEXT: vmflt.vv v0, v9, v8
; CHECK-NEXT: vsetvli zero, a0, e16,mf2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,mf2,tu,mu
; CHECK-NEXT: vmflt.vv v25, v10, v9, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -138,7 +138,7 @@ define <vscale x 4 x i1> @intrinsic_vmfgt_mask_vv_nxv4f16_nxv4f16(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m1,ta,mu
; CHECK-NEXT: vmflt.vv v0, v9, v8
; CHECK-NEXT: vsetvli zero, a0, e16,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m1,tu,mu
; CHECK-NEXT: vmflt.vv v25, v10, v9, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -190,7 +190,7 @@ define <vscale x 8 x i1> @intrinsic_vmfgt_mask_vv_nxv8f16_nxv8f16(<vscale x 8 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m2,ta,mu
; CHECK-NEXT: vmflt.vv v0, v10, v8
; CHECK-NEXT: vsetvli zero, a0, e16,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m2,tu,mu
; CHECK-NEXT: vmflt.vv v25, v12, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -242,7 +242,7 @@ define <vscale x 16 x i1> @intrinsic_vmfgt_mask_vv_nxv16f16_nxv16f16(<vscale x 1
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m4,ta,mu
; CHECK-NEXT: vmflt.vv v0, v12, v8
; CHECK-NEXT: vsetvli zero, a0, e16,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m4,tu,mu
; CHECK-NEXT: vmflt.vv v25, v16, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -294,7 +294,7 @@ define <vscale x 1 x i1> @intrinsic_vmfgt_mask_vv_nxv1f32_nxv1f32(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,mf2,ta,mu
; CHECK-NEXT: vmflt.vv v0, v9, v8
; CHECK-NEXT: vsetvli zero, a0, e32,mf2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,mf2,tu,mu
; CHECK-NEXT: vmflt.vv v25, v10, v9, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -346,7 +346,7 @@ define <vscale x 2 x i1> @intrinsic_vmfgt_mask_vv_nxv2f32_nxv2f32(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m1,ta,mu
; CHECK-NEXT: vmflt.vv v0, v9, v8
; CHECK-NEXT: vsetvli zero, a0, e32,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m1,tu,mu
; CHECK-NEXT: vmflt.vv v25, v10, v9, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -398,7 +398,7 @@ define <vscale x 4 x i1> @intrinsic_vmfgt_mask_vv_nxv4f32_nxv4f32(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m2,ta,mu
; CHECK-NEXT: vmflt.vv v0, v10, v8
; CHECK-NEXT: vsetvli zero, a0, e32,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m2,tu,mu
; CHECK-NEXT: vmflt.vv v25, v12, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -450,7 +450,7 @@ define <vscale x 8 x i1> @intrinsic_vmfgt_mask_vv_nxv8f32_nxv8f32(<vscale x 8 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m4,ta,mu
; CHECK-NEXT: vmflt.vv v0, v12, v8
; CHECK-NEXT: vsetvli zero, a0, e32,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m4,tu,mu
; CHECK-NEXT: vmflt.vv v25, v16, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -502,7 +502,7 @@ define <vscale x 1 x i1> @intrinsic_vmfgt_mask_vv_nxv1f64_nxv1f64(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m1,ta,mu
; CHECK-NEXT: vmflt.vv v0, v9, v8
; CHECK-NEXT: vsetvli zero, a0, e64,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m1,tu,mu
; CHECK-NEXT: vmflt.vv v25, v10, v9, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -554,7 +554,7 @@ define <vscale x 2 x i1> @intrinsic_vmfgt_mask_vv_nxv2f64_nxv2f64(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m2,ta,mu
; CHECK-NEXT: vmflt.vv v0, v10, v8
; CHECK-NEXT: vsetvli zero, a0, e64,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m2,tu,mu
; CHECK-NEXT: vmflt.vv v25, v12, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -606,7 +606,7 @@ define <vscale x 4 x i1> @intrinsic_vmfgt_mask_vv_nxv4f64_nxv4f64(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m4,ta,mu
; CHECK-NEXT: vmflt.vv v0, v12, v8
; CHECK-NEXT: vsetvli zero, a0, e64,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m4,tu,mu
; CHECK-NEXT: vmflt.vv v25, v16, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down
24 changes: 12 additions & 12 deletions llvm/test/CodeGen/RISCV/rvv/vmfgt-rv64.ll
View file
Original file line number Diff line number Diff line change
Expand Up @@ -34,7 +34,7 @@ define <vscale x 1 x i1> @intrinsic_vmfgt_mask_vv_nxv1f16_nxv1f16(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,mf4,ta,mu
; CHECK-NEXT: vmflt.vv v0, v9, v8
; CHECK-NEXT: vsetvli zero, a0, e16,mf4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,mf4,tu,mu
; CHECK-NEXT: vmflt.vv v25, v10, v9, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -86,7 +86,7 @@ define <vscale x 2 x i1> @intrinsic_vmfgt_mask_vv_nxv2f16_nxv2f16(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,mf2,ta,mu
; CHECK-NEXT: vmflt.vv v0, v9, v8
; CHECK-NEXT: vsetvli zero, a0, e16,mf2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,mf2,tu,mu
; CHECK-NEXT: vmflt.vv v25, v10, v9, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -138,7 +138,7 @@ define <vscale x 4 x i1> @intrinsic_vmfgt_mask_vv_nxv4f16_nxv4f16(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m1,ta,mu
; CHECK-NEXT: vmflt.vv v0, v9, v8
; CHECK-NEXT: vsetvli zero, a0, e16,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m1,tu,mu
; CHECK-NEXT: vmflt.vv v25, v10, v9, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -190,7 +190,7 @@ define <vscale x 8 x i1> @intrinsic_vmfgt_mask_vv_nxv8f16_nxv8f16(<vscale x 8 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m2,ta,mu
; CHECK-NEXT: vmflt.vv v0, v10, v8
; CHECK-NEXT: vsetvli zero, a0, e16,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m2,tu,mu
; CHECK-NEXT: vmflt.vv v25, v12, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -242,7 +242,7 @@ define <vscale x 16 x i1> @intrinsic_vmfgt_mask_vv_nxv16f16_nxv16f16(<vscale x 1
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m4,ta,mu
; CHECK-NEXT: vmflt.vv v0, v12, v8
; CHECK-NEXT: vsetvli zero, a0, e16,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m4,tu,mu
; CHECK-NEXT: vmflt.vv v25, v16, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -294,7 +294,7 @@ define <vscale x 1 x i1> @intrinsic_vmfgt_mask_vv_nxv1f32_nxv1f32(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,mf2,ta,mu
; CHECK-NEXT: vmflt.vv v0, v9, v8
; CHECK-NEXT: vsetvli zero, a0, e32,mf2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,mf2,tu,mu
; CHECK-NEXT: vmflt.vv v25, v10, v9, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -346,7 +346,7 @@ define <vscale x 2 x i1> @intrinsic_vmfgt_mask_vv_nxv2f32_nxv2f32(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m1,ta,mu
; CHECK-NEXT: vmflt.vv v0, v9, v8
; CHECK-NEXT: vsetvli zero, a0, e32,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m1,tu,mu
; CHECK-NEXT: vmflt.vv v25, v10, v9, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -398,7 +398,7 @@ define <vscale x 4 x i1> @intrinsic_vmfgt_mask_vv_nxv4f32_nxv4f32(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m2,ta,mu
; CHECK-NEXT: vmflt.vv v0, v10, v8
; CHECK-NEXT: vsetvli zero, a0, e32,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m2,tu,mu
; CHECK-NEXT: vmflt.vv v25, v12, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -450,7 +450,7 @@ define <vscale x 8 x i1> @intrinsic_vmfgt_mask_vv_nxv8f32_nxv8f32(<vscale x 8 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m4,ta,mu
; CHECK-NEXT: vmflt.vv v0, v12, v8
; CHECK-NEXT: vsetvli zero, a0, e32,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m4,tu,mu
; CHECK-NEXT: vmflt.vv v25, v16, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -502,7 +502,7 @@ define <vscale x 1 x i1> @intrinsic_vmfgt_mask_vv_nxv1f64_nxv1f64(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m1,ta,mu
; CHECK-NEXT: vmflt.vv v0, v9, v8
; CHECK-NEXT: vsetvli zero, a0, e64,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m1,tu,mu
; CHECK-NEXT: vmflt.vv v25, v10, v9, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -554,7 +554,7 @@ define <vscale x 2 x i1> @intrinsic_vmfgt_mask_vv_nxv2f64_nxv2f64(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m2,ta,mu
; CHECK-NEXT: vmflt.vv v0, v10, v8
; CHECK-NEXT: vsetvli zero, a0, e64,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m2,tu,mu
; CHECK-NEXT: vmflt.vv v25, v12, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -606,7 +606,7 @@ define <vscale x 4 x i1> @intrinsic_vmfgt_mask_vv_nxv4f64_nxv4f64(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m4,ta,mu
; CHECK-NEXT: vmflt.vv v0, v12, v8
; CHECK-NEXT: vsetvli zero, a0, e64,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m4,tu,mu
; CHECK-NEXT: vmflt.vv v25, v16, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down
24 changes: 12 additions & 12 deletions llvm/test/CodeGen/RISCV/rvv/vmfle-rv32.ll
View file
Original file line number Diff line number Diff line change
Expand Up @@ -34,7 +34,7 @@ define <vscale x 1 x i1> @intrinsic_vmfle_mask_vv_nxv1f16_nxv1f16(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,mf4,ta,mu
; CHECK-NEXT: vmfle.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e16,mf4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,mf4,tu,mu
; CHECK-NEXT: vmfle.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -86,7 +86,7 @@ define <vscale x 2 x i1> @intrinsic_vmfle_mask_vv_nxv2f16_nxv2f16(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,mf2,ta,mu
; CHECK-NEXT: vmfle.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e16,mf2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,mf2,tu,mu
; CHECK-NEXT: vmfle.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -138,7 +138,7 @@ define <vscale x 4 x i1> @intrinsic_vmfle_mask_vv_nxv4f16_nxv4f16(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m1,ta,mu
; CHECK-NEXT: vmfle.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e16,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m1,tu,mu
; CHECK-NEXT: vmfle.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -190,7 +190,7 @@ define <vscale x 8 x i1> @intrinsic_vmfle_mask_vv_nxv8f16_nxv8f16(<vscale x 8 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m2,ta,mu
; CHECK-NEXT: vmfle.vv v0, v8, v10
; CHECK-NEXT: vsetvli zero, a0, e16,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m2,tu,mu
; CHECK-NEXT: vmfle.vv v25, v10, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -242,7 +242,7 @@ define <vscale x 16 x i1> @intrinsic_vmfle_mask_vv_nxv16f16_nxv16f16(<vscale x 1
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m4,ta,mu
; CHECK-NEXT: vmfle.vv v0, v8, v12
; CHECK-NEXT: vsetvli zero, a0, e16,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m4,tu,mu
; CHECK-NEXT: vmfle.vv v25, v12, v16, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -294,7 +294,7 @@ define <vscale x 1 x i1> @intrinsic_vmfle_mask_vv_nxv1f32_nxv1f32(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,mf2,ta,mu
; CHECK-NEXT: vmfle.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e32,mf2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,mf2,tu,mu
; CHECK-NEXT: vmfle.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -346,7 +346,7 @@ define <vscale x 2 x i1> @intrinsic_vmfle_mask_vv_nxv2f32_nxv2f32(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m1,ta,mu
; CHECK-NEXT: vmfle.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e32,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m1,tu,mu
; CHECK-NEXT: vmfle.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -398,7 +398,7 @@ define <vscale x 4 x i1> @intrinsic_vmfle_mask_vv_nxv4f32_nxv4f32(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m2,ta,mu
; CHECK-NEXT: vmfle.vv v0, v8, v10
; CHECK-NEXT: vsetvli zero, a0, e32,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m2,tu,mu
; CHECK-NEXT: vmfle.vv v25, v10, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -450,7 +450,7 @@ define <vscale x 8 x i1> @intrinsic_vmfle_mask_vv_nxv8f32_nxv8f32(<vscale x 8 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m4,ta,mu
; CHECK-NEXT: vmfle.vv v0, v8, v12
; CHECK-NEXT: vsetvli zero, a0, e32,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m4,tu,mu
; CHECK-NEXT: vmfle.vv v25, v12, v16, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -502,7 +502,7 @@ define <vscale x 1 x i1> @intrinsic_vmfle_mask_vv_nxv1f64_nxv1f64(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m1,ta,mu
; CHECK-NEXT: vmfle.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e64,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m1,tu,mu
; CHECK-NEXT: vmfle.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -554,7 +554,7 @@ define <vscale x 2 x i1> @intrinsic_vmfle_mask_vv_nxv2f64_nxv2f64(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m2,ta,mu
; CHECK-NEXT: vmfle.vv v0, v8, v10
; CHECK-NEXT: vsetvli zero, a0, e64,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m2,tu,mu
; CHECK-NEXT: vmfle.vv v25, v10, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -606,7 +606,7 @@ define <vscale x 4 x i1> @intrinsic_vmfle_mask_vv_nxv4f64_nxv4f64(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m4,ta,mu
; CHECK-NEXT: vmfle.vv v0, v8, v12
; CHECK-NEXT: vsetvli zero, a0, e64,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m4,tu,mu
; CHECK-NEXT: vmfle.vv v25, v12, v16, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down
24 changes: 12 additions & 12 deletions llvm/test/CodeGen/RISCV/rvv/vmfle-rv64.ll
View file
Original file line number Diff line number Diff line change
Expand Up @@ -34,7 +34,7 @@ define <vscale x 1 x i1> @intrinsic_vmfle_mask_vv_nxv1f16_nxv1f16(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,mf4,ta,mu
; CHECK-NEXT: vmfle.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e16,mf4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,mf4,tu,mu
; CHECK-NEXT: vmfle.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -86,7 +86,7 @@ define <vscale x 2 x i1> @intrinsic_vmfle_mask_vv_nxv2f16_nxv2f16(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,mf2,ta,mu
; CHECK-NEXT: vmfle.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e16,mf2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,mf2,tu,mu
; CHECK-NEXT: vmfle.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -138,7 +138,7 @@ define <vscale x 4 x i1> @intrinsic_vmfle_mask_vv_nxv4f16_nxv4f16(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m1,ta,mu
; CHECK-NEXT: vmfle.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e16,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m1,tu,mu
; CHECK-NEXT: vmfle.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -190,7 +190,7 @@ define <vscale x 8 x i1> @intrinsic_vmfle_mask_vv_nxv8f16_nxv8f16(<vscale x 8 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m2,ta,mu
; CHECK-NEXT: vmfle.vv v0, v8, v10
; CHECK-NEXT: vsetvli zero, a0, e16,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m2,tu,mu
; CHECK-NEXT: vmfle.vv v25, v10, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -242,7 +242,7 @@ define <vscale x 16 x i1> @intrinsic_vmfle_mask_vv_nxv16f16_nxv16f16(<vscale x 1
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m4,ta,mu
; CHECK-NEXT: vmfle.vv v0, v8, v12
; CHECK-NEXT: vsetvli zero, a0, e16,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m4,tu,mu
; CHECK-NEXT: vmfle.vv v25, v12, v16, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -294,7 +294,7 @@ define <vscale x 1 x i1> @intrinsic_vmfle_mask_vv_nxv1f32_nxv1f32(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,mf2,ta,mu
; CHECK-NEXT: vmfle.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e32,mf2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,mf2,tu,mu
; CHECK-NEXT: vmfle.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -346,7 +346,7 @@ define <vscale x 2 x i1> @intrinsic_vmfle_mask_vv_nxv2f32_nxv2f32(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m1,ta,mu
; CHECK-NEXT: vmfle.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e32,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m1,tu,mu
; CHECK-NEXT: vmfle.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -398,7 +398,7 @@ define <vscale x 4 x i1> @intrinsic_vmfle_mask_vv_nxv4f32_nxv4f32(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m2,ta,mu
; CHECK-NEXT: vmfle.vv v0, v8, v10
; CHECK-NEXT: vsetvli zero, a0, e32,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m2,tu,mu
; CHECK-NEXT: vmfle.vv v25, v10, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -450,7 +450,7 @@ define <vscale x 8 x i1> @intrinsic_vmfle_mask_vv_nxv8f32_nxv8f32(<vscale x 8 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m4,ta,mu
; CHECK-NEXT: vmfle.vv v0, v8, v12
; CHECK-NEXT: vsetvli zero, a0, e32,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m4,tu,mu
; CHECK-NEXT: vmfle.vv v25, v12, v16, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -502,7 +502,7 @@ define <vscale x 1 x i1> @intrinsic_vmfle_mask_vv_nxv1f64_nxv1f64(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m1,ta,mu
; CHECK-NEXT: vmfle.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e64,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m1,tu,mu
; CHECK-NEXT: vmfle.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -554,7 +554,7 @@ define <vscale x 2 x i1> @intrinsic_vmfle_mask_vv_nxv2f64_nxv2f64(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m2,ta,mu
; CHECK-NEXT: vmfle.vv v0, v8, v10
; CHECK-NEXT: vsetvli zero, a0, e64,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m2,tu,mu
; CHECK-NEXT: vmfle.vv v25, v10, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -606,7 +606,7 @@ define <vscale x 4 x i1> @intrinsic_vmfle_mask_vv_nxv4f64_nxv4f64(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m4,ta,mu
; CHECK-NEXT: vmfle.vv v0, v8, v12
; CHECK-NEXT: vsetvli zero, a0, e64,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m4,tu,mu
; CHECK-NEXT: vmfle.vv v25, v12, v16, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down
24 changes: 12 additions & 12 deletions llvm/test/CodeGen/RISCV/rvv/vmflt-rv32.ll
View file
Original file line number Diff line number Diff line change
Expand Up @@ -34,7 +34,7 @@ define <vscale x 1 x i1> @intrinsic_vmflt_mask_vv_nxv1f16_nxv1f16(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,mf4,ta,mu
; CHECK-NEXT: vmflt.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e16,mf4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,mf4,tu,mu
; CHECK-NEXT: vmflt.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -86,7 +86,7 @@ define <vscale x 2 x i1> @intrinsic_vmflt_mask_vv_nxv2f16_nxv2f16(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,mf2,ta,mu
; CHECK-NEXT: vmflt.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e16,mf2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,mf2,tu,mu
; CHECK-NEXT: vmflt.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -138,7 +138,7 @@ define <vscale x 4 x i1> @intrinsic_vmflt_mask_vv_nxv4f16_nxv4f16(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m1,ta,mu
; CHECK-NEXT: vmflt.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e16,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m1,tu,mu
; CHECK-NEXT: vmflt.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -190,7 +190,7 @@ define <vscale x 8 x i1> @intrinsic_vmflt_mask_vv_nxv8f16_nxv8f16(<vscale x 8 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m2,ta,mu
; CHECK-NEXT: vmflt.vv v0, v8, v10
; CHECK-NEXT: vsetvli zero, a0, e16,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m2,tu,mu
; CHECK-NEXT: vmflt.vv v25, v10, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -242,7 +242,7 @@ define <vscale x 16 x i1> @intrinsic_vmflt_mask_vv_nxv16f16_nxv16f16(<vscale x 1
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m4,ta,mu
; CHECK-NEXT: vmflt.vv v0, v8, v12
; CHECK-NEXT: vsetvli zero, a0, e16,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m4,tu,mu
; CHECK-NEXT: vmflt.vv v25, v12, v16, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -294,7 +294,7 @@ define <vscale x 1 x i1> @intrinsic_vmflt_mask_vv_nxv1f32_nxv1f32(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,mf2,ta,mu
; CHECK-NEXT: vmflt.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e32,mf2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,mf2,tu,mu
; CHECK-NEXT: vmflt.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -346,7 +346,7 @@ define <vscale x 2 x i1> @intrinsic_vmflt_mask_vv_nxv2f32_nxv2f32(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m1,ta,mu
; CHECK-NEXT: vmflt.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e32,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m1,tu,mu
; CHECK-NEXT: vmflt.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -398,7 +398,7 @@ define <vscale x 4 x i1> @intrinsic_vmflt_mask_vv_nxv4f32_nxv4f32(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m2,ta,mu
; CHECK-NEXT: vmflt.vv v0, v8, v10
; CHECK-NEXT: vsetvli zero, a0, e32,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m2,tu,mu
; CHECK-NEXT: vmflt.vv v25, v10, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -450,7 +450,7 @@ define <vscale x 8 x i1> @intrinsic_vmflt_mask_vv_nxv8f32_nxv8f32(<vscale x 8 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m4,ta,mu
; CHECK-NEXT: vmflt.vv v0, v8, v12
; CHECK-NEXT: vsetvli zero, a0, e32,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m4,tu,mu
; CHECK-NEXT: vmflt.vv v25, v12, v16, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -502,7 +502,7 @@ define <vscale x 1 x i1> @intrinsic_vmflt_mask_vv_nxv1f64_nxv1f64(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m1,ta,mu
; CHECK-NEXT: vmflt.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e64,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m1,tu,mu
; CHECK-NEXT: vmflt.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -554,7 +554,7 @@ define <vscale x 2 x i1> @intrinsic_vmflt_mask_vv_nxv2f64_nxv2f64(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m2,ta,mu
; CHECK-NEXT: vmflt.vv v0, v8, v10
; CHECK-NEXT: vsetvli zero, a0, e64,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m2,tu,mu
; CHECK-NEXT: vmflt.vv v25, v10, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -606,7 +606,7 @@ define <vscale x 4 x i1> @intrinsic_vmflt_mask_vv_nxv4f64_nxv4f64(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m4,ta,mu
; CHECK-NEXT: vmflt.vv v0, v8, v12
; CHECK-NEXT: vsetvli zero, a0, e64,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m4,tu,mu
; CHECK-NEXT: vmflt.vv v25, v12, v16, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down
24 changes: 12 additions & 12 deletions llvm/test/CodeGen/RISCV/rvv/vmflt-rv64.ll
View file
Original file line number Diff line number Diff line change
Expand Up @@ -34,7 +34,7 @@ define <vscale x 1 x i1> @intrinsic_vmflt_mask_vv_nxv1f16_nxv1f16(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,mf4,ta,mu
; CHECK-NEXT: vmflt.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e16,mf4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,mf4,tu,mu
; CHECK-NEXT: vmflt.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -86,7 +86,7 @@ define <vscale x 2 x i1> @intrinsic_vmflt_mask_vv_nxv2f16_nxv2f16(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,mf2,ta,mu
; CHECK-NEXT: vmflt.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e16,mf2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,mf2,tu,mu
; CHECK-NEXT: vmflt.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -138,7 +138,7 @@ define <vscale x 4 x i1> @intrinsic_vmflt_mask_vv_nxv4f16_nxv4f16(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m1,ta,mu
; CHECK-NEXT: vmflt.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e16,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m1,tu,mu
; CHECK-NEXT: vmflt.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -190,7 +190,7 @@ define <vscale x 8 x i1> @intrinsic_vmflt_mask_vv_nxv8f16_nxv8f16(<vscale x 8 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m2,ta,mu
; CHECK-NEXT: vmflt.vv v0, v8, v10
; CHECK-NEXT: vsetvli zero, a0, e16,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m2,tu,mu
; CHECK-NEXT: vmflt.vv v25, v10, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -242,7 +242,7 @@ define <vscale x 16 x i1> @intrinsic_vmflt_mask_vv_nxv16f16_nxv16f16(<vscale x 1
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m4,ta,mu
; CHECK-NEXT: vmflt.vv v0, v8, v12
; CHECK-NEXT: vsetvli zero, a0, e16,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m4,tu,mu
; CHECK-NEXT: vmflt.vv v25, v12, v16, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -294,7 +294,7 @@ define <vscale x 1 x i1> @intrinsic_vmflt_mask_vv_nxv1f32_nxv1f32(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,mf2,ta,mu
; CHECK-NEXT: vmflt.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e32,mf2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,mf2,tu,mu
; CHECK-NEXT: vmflt.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -346,7 +346,7 @@ define <vscale x 2 x i1> @intrinsic_vmflt_mask_vv_nxv2f32_nxv2f32(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m1,ta,mu
; CHECK-NEXT: vmflt.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e32,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m1,tu,mu
; CHECK-NEXT: vmflt.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -398,7 +398,7 @@ define <vscale x 4 x i1> @intrinsic_vmflt_mask_vv_nxv4f32_nxv4f32(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m2,ta,mu
; CHECK-NEXT: vmflt.vv v0, v8, v10
; CHECK-NEXT: vsetvli zero, a0, e32,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m2,tu,mu
; CHECK-NEXT: vmflt.vv v25, v10, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -450,7 +450,7 @@ define <vscale x 8 x i1> @intrinsic_vmflt_mask_vv_nxv8f32_nxv8f32(<vscale x 8 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m4,ta,mu
; CHECK-NEXT: vmflt.vv v0, v8, v12
; CHECK-NEXT: vsetvli zero, a0, e32,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m4,tu,mu
; CHECK-NEXT: vmflt.vv v25, v12, v16, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -502,7 +502,7 @@ define <vscale x 1 x i1> @intrinsic_vmflt_mask_vv_nxv1f64_nxv1f64(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m1,ta,mu
; CHECK-NEXT: vmflt.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e64,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m1,tu,mu
; CHECK-NEXT: vmflt.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -554,7 +554,7 @@ define <vscale x 2 x i1> @intrinsic_vmflt_mask_vv_nxv2f64_nxv2f64(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m2,ta,mu
; CHECK-NEXT: vmflt.vv v0, v8, v10
; CHECK-NEXT: vsetvli zero, a0, e64,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m2,tu,mu
; CHECK-NEXT: vmflt.vv v25, v10, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -606,7 +606,7 @@ define <vscale x 4 x i1> @intrinsic_vmflt_mask_vv_nxv4f64_nxv4f64(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m4,ta,mu
; CHECK-NEXT: vmflt.vv v0, v8, v12
; CHECK-NEXT: vsetvli zero, a0, e64,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m4,tu,mu
; CHECK-NEXT: vmflt.vv v25, v12, v16, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down
24 changes: 12 additions & 12 deletions llvm/test/CodeGen/RISCV/rvv/vmfne-rv32.ll
View file
Original file line number Diff line number Diff line change
Expand Up @@ -34,7 +34,7 @@ define <vscale x 1 x i1> @intrinsic_vmfne_mask_vv_nxv1f16_nxv1f16(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,mf4,ta,mu
; CHECK-NEXT: vmfne.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e16,mf4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,mf4,tu,mu
; CHECK-NEXT: vmfne.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -86,7 +86,7 @@ define <vscale x 2 x i1> @intrinsic_vmfne_mask_vv_nxv2f16_nxv2f16(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,mf2,ta,mu
; CHECK-NEXT: vmfne.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e16,mf2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,mf2,tu,mu
; CHECK-NEXT: vmfne.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -138,7 +138,7 @@ define <vscale x 4 x i1> @intrinsic_vmfne_mask_vv_nxv4f16_nxv4f16(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m1,ta,mu
; CHECK-NEXT: vmfne.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e16,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m1,tu,mu
; CHECK-NEXT: vmfne.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -190,7 +190,7 @@ define <vscale x 8 x i1> @intrinsic_vmfne_mask_vv_nxv8f16_nxv8f16(<vscale x 8 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m2,ta,mu
; CHECK-NEXT: vmfne.vv v0, v8, v10
; CHECK-NEXT: vsetvli zero, a0, e16,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m2,tu,mu
; CHECK-NEXT: vmfne.vv v25, v10, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -242,7 +242,7 @@ define <vscale x 16 x i1> @intrinsic_vmfne_mask_vv_nxv16f16_nxv16f16(<vscale x 1
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m4,ta,mu
; CHECK-NEXT: vmfne.vv v0, v8, v12
; CHECK-NEXT: vsetvli zero, a0, e16,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m4,tu,mu
; CHECK-NEXT: vmfne.vv v25, v12, v16, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -294,7 +294,7 @@ define <vscale x 1 x i1> @intrinsic_vmfne_mask_vv_nxv1f32_nxv1f32(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,mf2,ta,mu
; CHECK-NEXT: vmfne.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e32,mf2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,mf2,tu,mu
; CHECK-NEXT: vmfne.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -346,7 +346,7 @@ define <vscale x 2 x i1> @intrinsic_vmfne_mask_vv_nxv2f32_nxv2f32(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m1,ta,mu
; CHECK-NEXT: vmfne.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e32,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m1,tu,mu
; CHECK-NEXT: vmfne.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -398,7 +398,7 @@ define <vscale x 4 x i1> @intrinsic_vmfne_mask_vv_nxv4f32_nxv4f32(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m2,ta,mu
; CHECK-NEXT: vmfne.vv v0, v8, v10
; CHECK-NEXT: vsetvli zero, a0, e32,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m2,tu,mu
; CHECK-NEXT: vmfne.vv v25, v10, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -450,7 +450,7 @@ define <vscale x 8 x i1> @intrinsic_vmfne_mask_vv_nxv8f32_nxv8f32(<vscale x 8 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m4,ta,mu
; CHECK-NEXT: vmfne.vv v0, v8, v12
; CHECK-NEXT: vsetvli zero, a0, e32,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m4,tu,mu
; CHECK-NEXT: vmfne.vv v25, v12, v16, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -502,7 +502,7 @@ define <vscale x 1 x i1> @intrinsic_vmfne_mask_vv_nxv1f64_nxv1f64(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m1,ta,mu
; CHECK-NEXT: vmfne.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e64,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m1,tu,mu
; CHECK-NEXT: vmfne.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -554,7 +554,7 @@ define <vscale x 2 x i1> @intrinsic_vmfne_mask_vv_nxv2f64_nxv2f64(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m2,ta,mu
; CHECK-NEXT: vmfne.vv v0, v8, v10
; CHECK-NEXT: vsetvli zero, a0, e64,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m2,tu,mu
; CHECK-NEXT: vmfne.vv v25, v10, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -606,7 +606,7 @@ define <vscale x 4 x i1> @intrinsic_vmfne_mask_vv_nxv4f64_nxv4f64(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m4,ta,mu
; CHECK-NEXT: vmfne.vv v0, v8, v12
; CHECK-NEXT: vsetvli zero, a0, e64,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m4,tu,mu
; CHECK-NEXT: vmfne.vv v25, v12, v16, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down
24 changes: 12 additions & 12 deletions llvm/test/CodeGen/RISCV/rvv/vmfne-rv64.ll
View file
Original file line number Diff line number Diff line change
Expand Up @@ -34,7 +34,7 @@ define <vscale x 1 x i1> @intrinsic_vmfne_mask_vv_nxv1f16_nxv1f16(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,mf4,ta,mu
; CHECK-NEXT: vmfne.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e16,mf4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,mf4,tu,mu
; CHECK-NEXT: vmfne.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -86,7 +86,7 @@ define <vscale x 2 x i1> @intrinsic_vmfne_mask_vv_nxv2f16_nxv2f16(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,mf2,ta,mu
; CHECK-NEXT: vmfne.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e16,mf2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,mf2,tu,mu
; CHECK-NEXT: vmfne.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -138,7 +138,7 @@ define <vscale x 4 x i1> @intrinsic_vmfne_mask_vv_nxv4f16_nxv4f16(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m1,ta,mu
; CHECK-NEXT: vmfne.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e16,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m1,tu,mu
; CHECK-NEXT: vmfne.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -190,7 +190,7 @@ define <vscale x 8 x i1> @intrinsic_vmfne_mask_vv_nxv8f16_nxv8f16(<vscale x 8 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m2,ta,mu
; CHECK-NEXT: vmfne.vv v0, v8, v10
; CHECK-NEXT: vsetvli zero, a0, e16,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m2,tu,mu
; CHECK-NEXT: vmfne.vv v25, v10, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -242,7 +242,7 @@ define <vscale x 16 x i1> @intrinsic_vmfne_mask_vv_nxv16f16_nxv16f16(<vscale x 1
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m4,ta,mu
; CHECK-NEXT: vmfne.vv v0, v8, v12
; CHECK-NEXT: vsetvli zero, a0, e16,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m4,tu,mu
; CHECK-NEXT: vmfne.vv v25, v12, v16, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -294,7 +294,7 @@ define <vscale x 1 x i1> @intrinsic_vmfne_mask_vv_nxv1f32_nxv1f32(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,mf2,ta,mu
; CHECK-NEXT: vmfne.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e32,mf2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,mf2,tu,mu
; CHECK-NEXT: vmfne.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -346,7 +346,7 @@ define <vscale x 2 x i1> @intrinsic_vmfne_mask_vv_nxv2f32_nxv2f32(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m1,ta,mu
; CHECK-NEXT: vmfne.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e32,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m1,tu,mu
; CHECK-NEXT: vmfne.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -398,7 +398,7 @@ define <vscale x 4 x i1> @intrinsic_vmfne_mask_vv_nxv4f32_nxv4f32(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m2,ta,mu
; CHECK-NEXT: vmfne.vv v0, v8, v10
; CHECK-NEXT: vsetvli zero, a0, e32,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m2,tu,mu
; CHECK-NEXT: vmfne.vv v25, v10, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -450,7 +450,7 @@ define <vscale x 8 x i1> @intrinsic_vmfne_mask_vv_nxv8f32_nxv8f32(<vscale x 8 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m4,ta,mu
; CHECK-NEXT: vmfne.vv v0, v8, v12
; CHECK-NEXT: vsetvli zero, a0, e32,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m4,tu,mu
; CHECK-NEXT: vmfne.vv v25, v12, v16, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -502,7 +502,7 @@ define <vscale x 1 x i1> @intrinsic_vmfne_mask_vv_nxv1f64_nxv1f64(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m1,ta,mu
; CHECK-NEXT: vmfne.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e64,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m1,tu,mu
; CHECK-NEXT: vmfne.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -554,7 +554,7 @@ define <vscale x 2 x i1> @intrinsic_vmfne_mask_vv_nxv2f64_nxv2f64(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m2,ta,mu
; CHECK-NEXT: vmfne.vv v0, v8, v10
; CHECK-NEXT: vsetvli zero, a0, e64,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m2,tu,mu
; CHECK-NEXT: vmfne.vv v25, v10, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -606,7 +606,7 @@ define <vscale x 4 x i1> @intrinsic_vmfne_mask_vv_nxv4f64_nxv4f64(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m4,ta,mu
; CHECK-NEXT: vmfne.vv v0, v8, v12
; CHECK-NEXT: vsetvli zero, a0, e64,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m4,tu,mu
; CHECK-NEXT: vmfne.vv v25, v12, v16, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down
8 changes: 4 additions & 4 deletions llvm/test/CodeGen/RISCV/rvv/vmin-rv32.ll
View file
Original file line number Diff line number Diff line change
Expand Up @@ -1807,7 +1807,7 @@ define <vscale x 1 x i64> @intrinsic_vmin_mask_vx_nxv1i64_nxv1i64_i64(<vscale x
; CHECK-NEXT: vsetvli zero, a2, e64,m1,ta,mu
; CHECK-NEXT: addi a0, sp, 8
; CHECK-NEXT: vlse64.v v25, (a0), zero
; CHECK-NEXT: vsetvli zero, a2, e64,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m1,tu,mu
; CHECK-NEXT: vmin.vv v8, v9, v25, v0.t
; CHECK-NEXT: addi sp, sp, 16
; CHECK-NEXT: ret
Expand Down Expand Up @@ -1864,7 +1864,7 @@ define <vscale x 2 x i64> @intrinsic_vmin_mask_vx_nxv2i64_nxv2i64_i64(<vscale x
; CHECK-NEXT: vsetvli zero, a2, e64,m2,ta,mu
; CHECK-NEXT: addi a0, sp, 8
; CHECK-NEXT: vlse64.v v26, (a0), zero
; CHECK-NEXT: vsetvli zero, a2, e64,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m2,tu,mu
; CHECK-NEXT: vmin.vv v8, v10, v26, v0.t
; CHECK-NEXT: addi sp, sp, 16
; CHECK-NEXT: ret
Expand Down Expand Up @@ -1921,7 +1921,7 @@ define <vscale x 4 x i64> @intrinsic_vmin_mask_vx_nxv4i64_nxv4i64_i64(<vscale x
; CHECK-NEXT: vsetvli zero, a2, e64,m4,ta,mu
; CHECK-NEXT: addi a0, sp, 8
; CHECK-NEXT: vlse64.v v28, (a0), zero
; CHECK-NEXT: vsetvli zero, a2, e64,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m4,tu,mu
; CHECK-NEXT: vmin.vv v8, v12, v28, v0.t
; CHECK-NEXT: addi sp, sp, 16
; CHECK-NEXT: ret
Expand Down Expand Up @@ -1978,7 +1978,7 @@ define <vscale x 8 x i64> @intrinsic_vmin_mask_vx_nxv8i64_nxv8i64_i64(<vscale x
; CHECK-NEXT: vsetvli zero, a2, e64,m8,ta,mu
; CHECK-NEXT: addi a0, sp, 8
; CHECK-NEXT: vlse64.v v24, (a0), zero
; CHECK-NEXT: vsetvli zero, a2, e64,m8,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m8,tu,mu
; CHECK-NEXT: vmin.vv v8, v16, v24, v0.t
; CHECK-NEXT: addi sp, sp, 16
; CHECK-NEXT: ret
Expand Down
8 changes: 4 additions & 4 deletions llvm/test/CodeGen/RISCV/rvv/vminu-rv32.ll
View file
Original file line number Diff line number Diff line change
Expand Up @@ -1807,7 +1807,7 @@ define <vscale x 1 x i64> @intrinsic_vminu_mask_vx_nxv1i64_nxv1i64_i64(<vscale x
; CHECK-NEXT: vsetvli zero, a2, e64,m1,ta,mu
; CHECK-NEXT: addi a0, sp, 8
; CHECK-NEXT: vlse64.v v25, (a0), zero
; CHECK-NEXT: vsetvli zero, a2, e64,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m1,tu,mu
; CHECK-NEXT: vminu.vv v8, v9, v25, v0.t
; CHECK-NEXT: addi sp, sp, 16
; CHECK-NEXT: ret
Expand Down Expand Up @@ -1864,7 +1864,7 @@ define <vscale x 2 x i64> @intrinsic_vminu_mask_vx_nxv2i64_nxv2i64_i64(<vscale x
; CHECK-NEXT: vsetvli zero, a2, e64,m2,ta,mu
; CHECK-NEXT: addi a0, sp, 8
; CHECK-NEXT: vlse64.v v26, (a0), zero
; CHECK-NEXT: vsetvli zero, a2, e64,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m2,tu,mu
; CHECK-NEXT: vminu.vv v8, v10, v26, v0.t
; CHECK-NEXT: addi sp, sp, 16
; CHECK-NEXT: ret
Expand Down Expand Up @@ -1921,7 +1921,7 @@ define <vscale x 4 x i64> @intrinsic_vminu_mask_vx_nxv4i64_nxv4i64_i64(<vscale x
; CHECK-NEXT: vsetvli zero, a2, e64,m4,ta,mu
; CHECK-NEXT: addi a0, sp, 8
; CHECK-NEXT: vlse64.v v28, (a0), zero
; CHECK-NEXT: vsetvli zero, a2, e64,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m4,tu,mu
; CHECK-NEXT: vminu.vv v8, v12, v28, v0.t
; CHECK-NEXT: addi sp, sp, 16
; CHECK-NEXT: ret
Expand Down Expand Up @@ -1978,7 +1978,7 @@ define <vscale x 8 x i64> @intrinsic_vminu_mask_vx_nxv8i64_nxv8i64_i64(<vscale x
; CHECK-NEXT: vsetvli zero, a2, e64,m8,ta,mu
; CHECK-NEXT: addi a0, sp, 8
; CHECK-NEXT: vlse64.v v24, (a0), zero
; CHECK-NEXT: vsetvli zero, a2, e64,m8,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m8,tu,mu
; CHECK-NEXT: vminu.vv v8, v16, v24, v0.t
; CHECK-NEXT: addi sp, sp, 16
; CHECK-NEXT: ret
Expand Down
42 changes: 21 additions & 21 deletions llvm/test/CodeGen/RISCV/rvv/vmseq-rv32.ll
View file
Original file line number Diff line number Diff line change
Expand Up @@ -34,7 +34,7 @@ define <vscale x 1 x i1> @intrinsic_vmseq_mask_vv_nxv1i8_nxv1i8(<vscale x 1 x i1
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e8,mf8,ta,mu
; CHECK-NEXT: vmseq.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e8,mf8,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e8,mf8,tu,mu
; CHECK-NEXT: vmseq.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -86,7 +86,7 @@ define <vscale x 2 x i1> @intrinsic_vmseq_mask_vv_nxv2i8_nxv2i8(<vscale x 2 x i1
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e8,mf4,ta,mu
; CHECK-NEXT: vmseq.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e8,mf4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e8,mf4,tu,mu
; CHECK-NEXT: vmseq.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -138,7 +138,7 @@ define <vscale x 4 x i1> @intrinsic_vmseq_mask_vv_nxv4i8_nxv4i8(<vscale x 4 x i1
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e8,mf2,ta,mu
; CHECK-NEXT: vmseq.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e8,mf2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e8,mf2,tu,mu
; CHECK-NEXT: vmseq.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -190,7 +190,7 @@ define <vscale x 8 x i1> @intrinsic_vmseq_mask_vv_nxv8i8_nxv8i8(<vscale x 8 x i1
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e8,m1,ta,mu
; CHECK-NEXT: vmseq.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e8,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e8,m1,tu,mu
; CHECK-NEXT: vmseq.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -242,7 +242,7 @@ define <vscale x 16 x i1> @intrinsic_vmseq_mask_vv_nxv16i8_nxv16i8(<vscale x 16
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e8,m2,ta,mu
; CHECK-NEXT: vmseq.vv v0, v8, v10
; CHECK-NEXT: vsetvli zero, a0, e8,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e8,m2,tu,mu
; CHECK-NEXT: vmseq.vv v25, v10, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -294,7 +294,7 @@ define <vscale x 32 x i1> @intrinsic_vmseq_mask_vv_nxv32i8_nxv32i8(<vscale x 32
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e8,m4,ta,mu
; CHECK-NEXT: vmseq.vv v0, v8, v12
; CHECK-NEXT: vsetvli zero, a0, e8,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e8,m4,tu,mu
; CHECK-NEXT: vmseq.vv v25, v12, v16, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -346,7 +346,7 @@ define <vscale x 1 x i1> @intrinsic_vmseq_mask_vv_nxv1i16_nxv1i16(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,mf4,ta,mu
; CHECK-NEXT: vmseq.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e16,mf4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,mf4,tu,mu
; CHECK-NEXT: vmseq.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -398,7 +398,7 @@ define <vscale x 2 x i1> @intrinsic_vmseq_mask_vv_nxv2i16_nxv2i16(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,mf2,ta,mu
; CHECK-NEXT: vmseq.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e16,mf2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,mf2,tu,mu
; CHECK-NEXT: vmseq.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -450,7 +450,7 @@ define <vscale x 4 x i1> @intrinsic_vmseq_mask_vv_nxv4i16_nxv4i16(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m1,ta,mu
; CHECK-NEXT: vmseq.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e16,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m1,tu,mu
; CHECK-NEXT: vmseq.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -502,7 +502,7 @@ define <vscale x 8 x i1> @intrinsic_vmseq_mask_vv_nxv8i16_nxv8i16(<vscale x 8 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m2,ta,mu
; CHECK-NEXT: vmseq.vv v0, v8, v10
; CHECK-NEXT: vsetvli zero, a0, e16,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m2,tu,mu
; CHECK-NEXT: vmseq.vv v25, v10, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -554,7 +554,7 @@ define <vscale x 16 x i1> @intrinsic_vmseq_mask_vv_nxv16i16_nxv16i16(<vscale x 1
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m4,ta,mu
; CHECK-NEXT: vmseq.vv v0, v8, v12
; CHECK-NEXT: vsetvli zero, a0, e16,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m4,tu,mu
; CHECK-NEXT: vmseq.vv v25, v12, v16, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -606,7 +606,7 @@ define <vscale x 1 x i1> @intrinsic_vmseq_mask_vv_nxv1i32_nxv1i32(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,mf2,ta,mu
; CHECK-NEXT: vmseq.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e32,mf2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,mf2,tu,mu
; CHECK-NEXT: vmseq.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -658,7 +658,7 @@ define <vscale x 2 x i1> @intrinsic_vmseq_mask_vv_nxv2i32_nxv2i32(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m1,ta,mu
; CHECK-NEXT: vmseq.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e32,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m1,tu,mu
; CHECK-NEXT: vmseq.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -710,7 +710,7 @@ define <vscale x 4 x i1> @intrinsic_vmseq_mask_vv_nxv4i32_nxv4i32(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m2,ta,mu
; CHECK-NEXT: vmseq.vv v0, v8, v10
; CHECK-NEXT: vsetvli zero, a0, e32,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m2,tu,mu
; CHECK-NEXT: vmseq.vv v25, v10, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -762,7 +762,7 @@ define <vscale x 8 x i1> @intrinsic_vmseq_mask_vv_nxv8i32_nxv8i32(<vscale x 8 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m4,ta,mu
; CHECK-NEXT: vmseq.vv v0, v8, v12
; CHECK-NEXT: vsetvli zero, a0, e32,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m4,tu,mu
; CHECK-NEXT: vmseq.vv v25, v12, v16, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -814,7 +814,7 @@ define <vscale x 1 x i1> @intrinsic_vmseq_mask_vv_nxv1i64_nxv1i64(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m1,ta,mu
; CHECK-NEXT: vmseq.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e64,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m1,tu,mu
; CHECK-NEXT: vmseq.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -866,7 +866,7 @@ define <vscale x 2 x i1> @intrinsic_vmseq_mask_vv_nxv2i64_nxv2i64(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m2,ta,mu
; CHECK-NEXT: vmseq.vv v0, v8, v10
; CHECK-NEXT: vsetvli zero, a0, e64,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m2,tu,mu
; CHECK-NEXT: vmseq.vv v25, v10, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -918,7 +918,7 @@ define <vscale x 4 x i1> @intrinsic_vmseq_mask_vv_nxv4i64_nxv4i64(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m4,ta,mu
; CHECK-NEXT: vmseq.vv v0, v8, v12
; CHECK-NEXT: vsetvli zero, a0, e64,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m4,tu,mu
; CHECK-NEXT: vmseq.vv v25, v12, v16, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -1685,7 +1685,7 @@ define <vscale x 1 x i1> @intrinsic_vmseq_mask_vx_nxv1i64_i64(<vscale x 1 x i1>
; CHECK-NEXT: addi a0, sp, 8
; CHECK-NEXT: vlse64.v v26, (a0), zero
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a2, e64,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m1,tu,mu
; CHECK-NEXT: vmv1r.v v0, v9
; CHECK-NEXT: vmseq.vv v25, v8, v26, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
Expand Down Expand Up @@ -1745,7 +1745,7 @@ define <vscale x 2 x i1> @intrinsic_vmseq_mask_vx_nxv2i64_i64(<vscale x 2 x i1>
; CHECK-NEXT: addi a0, sp, 8
; CHECK-NEXT: vlse64.v v26, (a0), zero
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a2, e64,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m2,tu,mu
; CHECK-NEXT: vmv1r.v v0, v10
; CHECK-NEXT: vmseq.vv v25, v8, v26, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
Expand Down Expand Up @@ -1805,7 +1805,7 @@ define <vscale x 4 x i1> @intrinsic_vmseq_mask_vx_nxv4i64_i64(<vscale x 4 x i1>
; CHECK-NEXT: addi a0, sp, 8
; CHECK-NEXT: vlse64.v v28, (a0), zero
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a2, e64,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m4,tu,mu
; CHECK-NEXT: vmv1r.v v0, v12
; CHECK-NEXT: vmseq.vv v25, v8, v28, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
Expand Down
36 changes: 18 additions & 18 deletions llvm/test/CodeGen/RISCV/rvv/vmseq-rv64.ll
View file
Original file line number Diff line number Diff line change
Expand Up @@ -34,7 +34,7 @@ define <vscale x 1 x i1> @intrinsic_vmseq_mask_vv_nxv1i8_nxv1i8(<vscale x 1 x i1
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e8,mf8,ta,mu
; CHECK-NEXT: vmseq.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e8,mf8,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e8,mf8,tu,mu
; CHECK-NEXT: vmseq.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -86,7 +86,7 @@ define <vscale x 2 x i1> @intrinsic_vmseq_mask_vv_nxv2i8_nxv2i8(<vscale x 2 x i1
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e8,mf4,ta,mu
; CHECK-NEXT: vmseq.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e8,mf4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e8,mf4,tu,mu
; CHECK-NEXT: vmseq.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -138,7 +138,7 @@ define <vscale x 4 x i1> @intrinsic_vmseq_mask_vv_nxv4i8_nxv4i8(<vscale x 4 x i1
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e8,mf2,ta,mu
; CHECK-NEXT: vmseq.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e8,mf2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e8,mf2,tu,mu
; CHECK-NEXT: vmseq.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -190,7 +190,7 @@ define <vscale x 8 x i1> @intrinsic_vmseq_mask_vv_nxv8i8_nxv8i8(<vscale x 8 x i1
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e8,m1,ta,mu
; CHECK-NEXT: vmseq.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e8,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e8,m1,tu,mu
; CHECK-NEXT: vmseq.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -242,7 +242,7 @@ define <vscale x 16 x i1> @intrinsic_vmseq_mask_vv_nxv16i8_nxv16i8(<vscale x 16
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e8,m2,ta,mu
; CHECK-NEXT: vmseq.vv v0, v8, v10
; CHECK-NEXT: vsetvli zero, a0, e8,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e8,m2,tu,mu
; CHECK-NEXT: vmseq.vv v25, v10, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -294,7 +294,7 @@ define <vscale x 32 x i1> @intrinsic_vmseq_mask_vv_nxv32i8_nxv32i8(<vscale x 32
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e8,m4,ta,mu
; CHECK-NEXT: vmseq.vv v0, v8, v12
; CHECK-NEXT: vsetvli zero, a0, e8,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e8,m4,tu,mu
; CHECK-NEXT: vmseq.vv v25, v12, v16, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -346,7 +346,7 @@ define <vscale x 1 x i1> @intrinsic_vmseq_mask_vv_nxv1i16_nxv1i16(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,mf4,ta,mu
; CHECK-NEXT: vmseq.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e16,mf4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,mf4,tu,mu
; CHECK-NEXT: vmseq.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -398,7 +398,7 @@ define <vscale x 2 x i1> @intrinsic_vmseq_mask_vv_nxv2i16_nxv2i16(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,mf2,ta,mu
; CHECK-NEXT: vmseq.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e16,mf2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,mf2,tu,mu
; CHECK-NEXT: vmseq.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -450,7 +450,7 @@ define <vscale x 4 x i1> @intrinsic_vmseq_mask_vv_nxv4i16_nxv4i16(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m1,ta,mu
; CHECK-NEXT: vmseq.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e16,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m1,tu,mu
; CHECK-NEXT: vmseq.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -502,7 +502,7 @@ define <vscale x 8 x i1> @intrinsic_vmseq_mask_vv_nxv8i16_nxv8i16(<vscale x 8 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m2,ta,mu
; CHECK-NEXT: vmseq.vv v0, v8, v10
; CHECK-NEXT: vsetvli zero, a0, e16,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m2,tu,mu
; CHECK-NEXT: vmseq.vv v25, v10, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -554,7 +554,7 @@ define <vscale x 16 x i1> @intrinsic_vmseq_mask_vv_nxv16i16_nxv16i16(<vscale x 1
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e16,m4,ta,mu
; CHECK-NEXT: vmseq.vv v0, v8, v12
; CHECK-NEXT: vsetvli zero, a0, e16,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e16,m4,tu,mu
; CHECK-NEXT: vmseq.vv v25, v12, v16, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -606,7 +606,7 @@ define <vscale x 1 x i1> @intrinsic_vmseq_mask_vv_nxv1i32_nxv1i32(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,mf2,ta,mu
; CHECK-NEXT: vmseq.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e32,mf2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,mf2,tu,mu
; CHECK-NEXT: vmseq.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -658,7 +658,7 @@ define <vscale x 2 x i1> @intrinsic_vmseq_mask_vv_nxv2i32_nxv2i32(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m1,ta,mu
; CHECK-NEXT: vmseq.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e32,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m1,tu,mu
; CHECK-NEXT: vmseq.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -710,7 +710,7 @@ define <vscale x 4 x i1> @intrinsic_vmseq_mask_vv_nxv4i32_nxv4i32(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m2,ta,mu
; CHECK-NEXT: vmseq.vv v0, v8, v10
; CHECK-NEXT: vsetvli zero, a0, e32,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m2,tu,mu
; CHECK-NEXT: vmseq.vv v25, v10, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -762,7 +762,7 @@ define <vscale x 8 x i1> @intrinsic_vmseq_mask_vv_nxv8i32_nxv8i32(<vscale x 8 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e32,m4,ta,mu
; CHECK-NEXT: vmseq.vv v0, v8, v12
; CHECK-NEXT: vsetvli zero, a0, e32,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e32,m4,tu,mu
; CHECK-NEXT: vmseq.vv v25, v12, v16, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -814,7 +814,7 @@ define <vscale x 1 x i1> @intrinsic_vmseq_mask_vv_nxv1i64_nxv1i64(<vscale x 1 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m1,ta,mu
; CHECK-NEXT: vmseq.vv v0, v8, v9
; CHECK-NEXT: vsetvli zero, a0, e64,m1,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m1,tu,mu
; CHECK-NEXT: vmseq.vv v25, v9, v10, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -866,7 +866,7 @@ define <vscale x 2 x i1> @intrinsic_vmseq_mask_vv_nxv2i64_nxv2i64(<vscale x 2 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m2,ta,mu
; CHECK-NEXT: vmseq.vv v0, v8, v10
; CHECK-NEXT: vsetvli zero, a0, e64,m2,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m2,tu,mu
; CHECK-NEXT: vmseq.vv v25, v10, v12, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down Expand Up @@ -918,7 +918,7 @@ define <vscale x 4 x i1> @intrinsic_vmseq_mask_vv_nxv4i64_nxv4i64(<vscale x 4 x
; CHECK-NEXT: vmv1r.v v25, v0
; CHECK-NEXT: vsetvli zero, a0, e64,m4,ta,mu
; CHECK-NEXT: vmseq.vv v0, v8, v12
; CHECK-NEXT: vsetvli zero, a0, e64,m4,tu,mu
; CHECK-NEXT: vsetvli zero, zero, e64,m4,tu,mu
; CHECK-NEXT: vmseq.vv v25, v12, v16, v0.t
; CHECK-NEXT: vmv1r.v v0, v25
; CHECK-NEXT: ret
Expand Down
Loading