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Quartus II Version 9.0 Build 235 06/17/2009 Service Pack 2 SJ Web Edition
---------------------
; Table of Contents ;
---------------------
1. Legal Notice
2. Fitter Summary
3. Fitter Settings
4. Parallel Compilation
5. Fitter Netlist Optimizations
6. Pin-Out File
7. Fitter Resource Usage Summary
8. Input Pins
9. Output Pins
10. I/O Bank Usage
11. All Package Pins
12. Clock Delay Control Summary
13. Output Pin Default Load For Reported TCO
14. Fitter Resource Utilization by Entity
15. Delay Chain Summary
16. Pad To Core Delay Chain Fanout
17. Control Signals
18. Global & Other Fast Signals
19. Non-Global High Fan-Out Signals
20. Fitter RAM Summary
21. Fitter DSP Block Usage Summary
22. DSP Block Details
23. Interconnect Usage Summary
24. LAB Logic Elements
25. LAB-wide Signals
26. LAB Signals Sourced
27. LAB Signals Sourced Out
28. LAB Distinct Inputs
29. Fitter Device Options
30. Operating Settings and Conditions
31. Estimated Delay Added for Hold Timing
32. Advanced Data - General
33. Advanced Data - Placement Preparation
34. Advanced Data - Placement
35. Advanced Data - Routing
36. Fitter Messages
----------------
; Legal Notice ;
----------------
Copyright (C) 1991-2009 Altera Corporation
Your use of Altera Corporation's design tools, logic functions
and other software and tools, and its AMPP partner logic
functions, and any output files from any of the foregoing
(including device programming or simulation files), and any
associated documentation or information are expressly subject
to the terms and conditions of the Altera Program License
Subscription Agreement, Altera MegaCore Function License
Agreement, or other applicable license agreement, including,
without limitation, that your use is for the sole purpose of
programming logic devices manufactured by Altera and sold by
Altera or its authorized distributors. Please refer to the
applicable agreement for further details.
+-----------------------------------------------------------------------------------+
; Fitter Summary ;
+------------------------------------+----------------------------------------------+
; Fitter Status ; Successful - Thu Apr 15 19:01:01 2010 ;
; Quartus II Version ; 9.0 Build 235 06/17/2009 SP 2 SJ Web Edition ;
; Revision Name ; 8bitbrain ;
; Top-level Entity Name ; 8bitbrain ;
; Family ; Cyclone II ;
; Device ; EP2C8T144C8 ;
; Timing Models ; Final ;
; Total logic elements ; 6,696 / 8,256 ( 81 % ) ;
; Total combinational functions ; 6,433 / 8,256 ( 78 % ) ;
; Dedicated logic registers ; 1,320 / 8,256 ( 16 % ) ;
; Total registers ; 1320 ;
; Total pins ; 56 / 85 ( 66 % ) ;
; Total virtual pins ; 0 ;
; Total memory bits ; 63,943 / 165,888 ( 39 % ) ;
; Embedded Multiplier 9-bit elements ; 24 / 36 ( 67 % ) ;
; Total PLLs ; 0 / 2 ( 0 % ) ;
+------------------------------------+----------------------------------------------+
+--------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Settings ;
+--------------------------------------------------------------------+--------------------------------+--------------------------------+
; Option ; Setting ; Default Value ;
+--------------------------------------------------------------------+--------------------------------+--------------------------------+
; Device ; EP2C8T144C8 ; ;
; Minimum Core Junction Temperature ; 0 ; ;
; Maximum Core Junction Temperature ; 85 ; ;
; Fit Attempts to Skip ; 0 ; 0.0 ;
; Device I/O Standard ; 3.3-V LVTTL ; ;
; Perform Physical Synthesis for Combinational Logic for Fitting ; On ; Off ;
; Perform Physical Synthesis for Combinational Logic for Performance ; On ; Off ;
; Perform Logic to Memory Mapping for Fitting ; On ; Off ;
; Fitter Effort ; Fast Fit ; Auto Fit ;
; Use smart compilation ; Off ; Off ;
; Use TimeQuest Timing Analyzer ; Off ; Off ;
; Router Timing Optimization Level ; Normal ; Normal ;
; Placement Effort Multiplier ; 1.0 ; 1.0 ;
; Router Effort Multiplier ; 1.0 ; 1.0 ;
; Always Enable Input Buffers ; Off ; Off ;
; Optimize Hold Timing ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ;
; Optimize Multi-Corner Timing ; Off ; Off ;
; PowerPlay Power Optimization ; Normal compilation ; Normal compilation ;
; Optimize Timing ; Normal compilation ; Normal compilation ;
; Optimize Timing for ECOs ; Off ; Off ;
; Regenerate full fit report during ECO compiles ; Off ; Off ;
; Optimize IOC Register Placement for Timing ; On ; On ;
; Limit to One Fitting Attempt ; Off ; Off ;
; Final Placement Optimizations ; Automatically ; Automatically ;
; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ;
; Fitter Initial Placement Seed ; 1 ; 1 ;
; PCI I/O ; Off ; Off ;
; Weak Pull-Up Resistor ; Off ; Off ;
; Enable Bus-Hold Circuitry ; Off ; Off ;
; Auto Global Memory Control Signals ; Off ; Off ;
; Auto Packed Registers ; Auto ; Auto ;
; Auto Delay Chains ; On ; On ;
; Auto Merge PLLs ; On ; On ;
; Ignore PLL Mode When Merging PLLs ; Off ; Off ;
; Perform Register Duplication for Performance ; Off ; Off ;
; Perform Register Retiming for Performance ; Off ; Off ;
; Perform Asynchronous Signal Pipelining ; Off ; Off ;
; Physical Synthesis Effort Level ; Normal ; Normal ;
; Auto Global Clock ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
; Stop After Congestion Map Generation ; Off ; Off ;
; Save Intermediate Fitting Results ; Off ; Off ;
; Force Fitter to Avoid Periphery Placement Warnings ; Off ; Off ;
+--------------------------------------------------------------------+--------------------------------+--------------------------------+
Parallel compilation was disabled, but you have multiple processors available. Enable parallel compilation to reduce compilation time.
+-------------------------------------+
; Parallel Compilation ;
+----------------------------+--------+
; Processors ; Number ;
+----------------------------+--------+
; Number detected on machine ; 2 ;
; Maximum allowed ; 1 ;
+----------------------------+--------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Netlist Optimizations ;
+--------------------------------------+-----------------+------------------+---------------------+-----------+----------------+-------------------------------------------------------------------+------------------+-----------------------+
; Node ; Action ; Operation ; Reason ; Node Port ; Node Port Name ; Destination Node ; Destination Port ; Destination Port Name ;
+--------------------------------------+-----------------+------------------+---------------------+-----------+----------------+-------------------------------------------------------------------+------------------+-----------------------+
; mixer:inst2|lfo2i[0] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; mixer:inst2|lpm_mult:Mult3|mult_1v01:auto_generated|mac_mult1 ; DATAB ; ;
; mixer:inst2|lfo2i[0] ; Duplicated ; Register Packing ; Timing optimization ; REGOUT ; ; mixer:inst2|lfo2i[0]~_Duplicate_1 ; REGOUT ; ;
; mixer:inst2|lfo2i[0]~SCLR_LUT ; Created ; Register Packing ; Timing optimization ; COMBOUT ; ; ; ; ;
; mixer:inst2|lfo2i[1] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; mixer:inst2|lpm_mult:Mult3|mult_1v01:auto_generated|mac_mult1 ; DATAB ; ;
; mixer:inst2|lfo2i[1] ; Duplicated ; Register Packing ; Timing optimization ; REGOUT ; ; mixer:inst2|lfo2i[1]~_Duplicate_1 ; REGOUT ; ;
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+--------------------------------------+-----------------+------------------+---------------------+-----------+----------------+-------------------------------------------------------------------+------------------+-----------------------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in C:/workspace/8bitbrain/8bitbrain.pin.
+--------------------------------------------------------------------------+
; Fitter Resource Usage Summary ;
+---------------------------------------------+----------------------------+
; Resource ; Usage ;
+---------------------------------------------+----------------------------+
; Total logic elements ; 6,696 / 8,256 ( 81 % ) ;
; -- Combinational with no register ; 5376 ;
; -- Register only ; 263 ;
; -- Combinational with a register ; 1057 ;
; ; ;
; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 1529 ;
; -- 3 input functions ; 3585 ;
; -- <=2 input functions ; 1319 ;
; -- Register only ; 263 ;
; ; ;
; Logic elements by mode ; ;
; -- normal mode ; 3771 ;
; -- arithmetic mode ; 2662 ;
; ; ;
; Total registers* ; 1,320 / 8,487 ( 16 % ) ;
; -- Dedicated logic registers ; 1,320 / 8,256 ( 16 % ) ;
; -- I/O registers ; 0 / 231 ( 0 % ) ;
; ; ;
; Total LABs: partially or completely used ; 498 / 516 ( 97 % ) ;
; User inserted logic elements ; 0 ;
; Virtual pins ; 0 ;
; I/O pins ; 56 / 85 ( 66 % ) ;
; -- Clock pins ; 2 / 4 ( 50 % ) ;
; Global signals ; 8 ;
; M4Ks ; 26 / 36 ( 72 % ) ;
; Total block memory bits ; 63,943 / 165,888 ( 39 % ) ;
; Total block memory implementation bits ; 119,808 / 165,888 ( 72 % ) ;
; Embedded Multiplier 9-bit elements ; 24 / 36 ( 67 % ) ;
; PLLs ; 0 / 2 ( 0 % ) ;
; Global clocks ; 8 / 8 ( 100 % ) ;
; JTAGs ; 1 / 1 ( 100 % ) ;
; ASMI blocks ; 0 / 1 ( 0 % ) ;
; CRC blocks ; 0 / 1 ( 0 % ) ;
; Average interconnect usage (total/H/V) ; 26% / 27% / 25% ;
; Peak interconnect usage (total/H/V) ; 31% / 33% / 29% ;
; Maximum fan-out node ; clk~clkctrl ;
; Maximum fan-out ; 1067 ;
; Highest non-global fan-out signal ; reset ;
; Highest non-global fan-out ; 133 ;
; Total fan-out ; 23806 ;
; Average fan-out ; 2.96 ;
+---------------------------------------------+----------------------------+
* Register count does not include registers inside RAM blocks or DSP blocks.
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+--------------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+--------------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; arpmodein ; 8 ; 1 ; 0 ; 14 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; btn_vec[0] ; 22 ; 1 ; 0 ; 9 ; 3 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; btn_vec[1] ; 53 ; 4 ; 14 ; 0 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; btn_vec[2] ; 55 ; 4 ; 16 ; 0 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; btn_vec[3] ; 57 ; 4 ; 16 ; 0 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; btn_vec[4] ; 58 ; 4 ; 16 ; 0 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; btn_vec[5] ; 59 ; 4 ; 18 ; 0 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; btn_vec[6] ; 60 ; 4 ; 18 ; 0 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; clk ; 17 ; 1 ; 0 ; 9 ; 0 ; 12 ; 0 ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; data_in[0] ; 21 ; 1 ; 0 ; 9 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; data_in[1] ; 18 ; 1 ; 0 ; 9 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; data_in[2] ; 44 ; 4 ; 3 ; 0 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; data_in[3] ; 142 ; 2 ; 1 ; 19 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; data_in[4] ; 43 ; 4 ; 1 ; 0 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; data_in[5] ; 63 ; 4 ; 28 ; 0 ; 3 ; 8 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; data_in[6] ; 67 ; 4 ; 30 ; 0 ; 0 ; 8 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; data_in[7] ; 64 ; 4 ; 28 ; 0 ; 0 ; 8 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; data_in[8] ; 65 ; 4 ; 30 ; 0 ; 3 ; 8 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; data_in[9] ; 69 ; 4 ; 32 ; 0 ; 3 ; 8 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; edit_change_rot[0] ; 112 ; 2 ; 32 ; 19 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; edit_change_rot[1] ; 113 ; 2 ; 32 ; 19 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; edit_select_rot[0] ; 114 ; 2 ; 32 ; 19 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; edit_select_rot[1] ; 115 ; 2 ; 30 ; 19 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; reset ; 24 ; 1 ; 0 ; 8 ; 0 ; 133 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; save ; 7 ; 1 ; 0 ; 16 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; wave_bank_rot[0] ; 120 ; 2 ; 28 ; 19 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; wave_bank_rot[1] ; 121 ; 2 ; 28 ; 19 ; 3 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; waveform_rot[0] ; 118 ; 2 ; 28 ; 19 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; waveform_rot[1] ; 119 ; 2 ; 28 ; 19 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
+--------------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+-----------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Output Enable Register ; Power Up High ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ; Load ;
+-----------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
; LDISPa ; 25 ; 1 ; 0 ; 8 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
; LDISPa10 ; 87 ; 3 ; 34 ; 9 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
; LDISPb ; 28 ; 1 ; 0 ; 6 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
; LDISPb11 ; 92 ; 3 ; 34 ; 11 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
; LDISPc ; 30 ; 1 ; 0 ; 2 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
; LDISPc12 ; 93 ; 3 ; 34 ; 11 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
; LDISPd ; 31 ; 1 ; 0 ; 2 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
; LDISPd13 ; 94 ; 3 ; 34 ; 11 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
; LDISPe ; 32 ; 1 ; 0 ; 2 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
; LDISPe14 ; 96 ; 3 ; 34 ; 11 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
; LDISPf ; 40 ; 4 ; 1 ; 0 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
; LDISPf15 ; 97 ; 3 ; 34 ; 12 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
; LDISPg ; 41 ; 4 ; 1 ; 0 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
; LDISPg16 ; 99 ; 3 ; 34 ; 14 ; 4 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
; RDISPa ; 122 ; 2 ; 25 ; 19 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
; RDISPb ; 125 ; 2 ; 18 ; 19 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
; RDISPc ; 126 ; 2 ; 18 ; 19 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
; RDISPd ; 129 ; 2 ; 14 ; 19 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
; RDISPe ; 132 ; 2 ; 9 ; 19 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
; RDISPf ; 133 ; 2 ; 9 ; 19 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
; RDISPg ; 134 ; 2 ; 9 ; 19 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
; p2s_cs ; 136 ; 2 ; 3 ; 19 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
; p2s_dout ; 139 ; 2 ; 3 ; 19 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
; p2s_ioclk ; 137 ; 2 ; 3 ; 19 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
; p2s_ld ; 86 ; 3 ; 34 ; 9 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
; s2p_cs ; 71 ; 4 ; 32 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
; s2p_ioclk ; 70 ; 4 ; 32 ; 0 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
+-----------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
+------------------------------------------------------------+
; I/O Bank Usage ;
+----------+------------------+---------------+--------------+
; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ;
+----------+------------------+---------------+--------------+
; 1 ; 14 / 17 ( 82 % ) ; 3.3V ; -- ;
; 2 ; 19 / 23 ( 83 % ) ; 3.3V ; -- ;
; 3 ; 9 / 21 ( 43 % ) ; 3.3V ; -- ;
; 4 ; 17 / 24 ( 71 % ) ; 3.3V ; -- ;
+----------+------------------+---------------+--------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; All Package Pins ;
+----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; I/O Type ; User Assignment ; Bus Hold ; Weak Pull Up ;
+----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; 1 ; 0 ; 1 ; ~ASDO~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 2 ; 1 ; 1 ; ~nCSO~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 3 ; 2 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 4 ; 3 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 5 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 6 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 7 ; 10 ; 1 ; save ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 8 ; 18 ; 1 ; arpmodein ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 9 ; 19 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 10 ; 20 ; 1 ; altera_reserved_tdo ; output ; 3.3-V LVTTL ; ; -- ; Y ; no ; Off ;
; 11 ; 21 ; 1 ; altera_reserved_tms ; input ; 3.3-V LVTTL ; ; -- ; Y ; no ; Off ;
; 12 ; 22 ; 1 ; altera_reserved_tck ; input ; 3.3-V LVTTL ; ; -- ; Y ; no ; Off ;
; 13 ; 23 ; 1 ; altera_reserved_tdi ; input ; 3.3-V LVTTL ; ; -- ; Y ; no ; Off ;
; 14 ; 24 ; 1 ; ^DATA0 ; input ; ; ; -- ; ; -- ; -- ;
; 15 ; 25 ; 1 ; ^DCLK ; ; ; ; -- ; ; -- ; -- ;
; 16 ; 26 ; 1 ; ^nCE ; ; ; ; -- ; ; -- ; -- ;
; 17 ; 27 ; 1 ; clk ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 18 ; 28 ; 1 ; data_in[1] ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; 19 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 20 ; 29 ; 1 ; ^nCONFIG ; ; ; ; -- ; ; -- ; -- ;
; 21 ; 30 ; 1 ; data_in[0] ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; 22 ; 31 ; 1 ; btn_vec[0] ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; 23 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 24 ; 32 ; 1 ; reset ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 25 ; 33 ; 1 ; LDISPa ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 26 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 27 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 28 ; 39 ; 1 ; LDISPb ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 29 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 30 ; 51 ; 1 ; LDISPc ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 31 ; 52 ; 1 ; LDISPd ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 32 ; 53 ; 1 ; LDISPe ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 33 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 34 ; ; ; GND_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ;
; 35 ; ; ; VCCD_PLL1 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 36 ; ; ; GND_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ;
; 37 ; ; ; VCCA_PLL1 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 38 ; ; ; GNDA_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ;
; 39 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 40 ; 54 ; 4 ; LDISPf ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 41 ; 55 ; 4 ; LDISPg ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 42 ; 56 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 43 ; 57 ; 4 ; data_in[4] ; input ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 44 ; 58 ; 4 ; data_in[2] ; input ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 45 ; 59 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 46 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 47 ; 60 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 48 ; 61 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 49 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 50 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 51 ; 69 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 52 ; 70 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 53 ; 74 ; 4 ; btn_vec[1] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 54 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 55 ; 75 ; 4 ; btn_vec[2] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 56 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 57 ; 76 ; 4 ; btn_vec[3] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 58 ; 77 ; 4 ; btn_vec[4] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 59 ; 78 ; 4 ; btn_vec[5] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 60 ; 79 ; 4 ; btn_vec[6] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 61 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 62 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 63 ; 89 ; 4 ; data_in[5] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 64 ; 92 ; 4 ; data_in[7] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 65 ; 93 ; 4 ; data_in[8] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 66 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 67 ; 96 ; 4 ; data_in[6] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 68 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 69 ; 97 ; 4 ; data_in[9] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 70 ; 98 ; 4 ; s2p_ioclk ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 71 ; 99 ; 4 ; s2p_cs ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 72 ; 100 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 73 ; 101 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 74 ; 102 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 75 ; 105 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 76 ; 106 ; 3 ; ~LVDS54p/nCEO~ ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 77 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 78 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 79 ; 114 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 80 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 81 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 82 ; 121 ; 3 ; ^nSTATUS ; ; ; ; -- ; ; -- ; -- ;
; 83 ; 122 ; 3 ; ^CONF_DONE ; ; ; ; -- ; ; -- ; -- ;
; 84 ; 123 ; 3 ; ^MSEL1 ; ; ; ; -- ; ; -- ; -- ;
; 85 ; 124 ; 3 ; ^MSEL0 ; ; ; ; -- ; ; -- ; -- ;
; 86 ; 125 ; 3 ; p2s_ld ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 87 ; 126 ; 3 ; LDISPa10 ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 88 ; 127 ; 3 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; 89 ; 128 ; 3 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; 90 ; 129 ; 3 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; 91 ; 130 ; 3 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; 92 ; 131 ; 3 ; LDISPb11 ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 93 ; 132 ; 3 ; LDISPc12 ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 94 ; 133 ; 3 ; LDISPd13 ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 95 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 96 ; 134 ; 3 ; LDISPe14 ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 97 ; 135 ; 3 ; LDISPf15 ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 98 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 99 ; 143 ; 3 ; LDISPg16 ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 100 ; 149 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 101 ; 150 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 102 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 103 ; 153 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 104 ; 154 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 105 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 106 ; ; ; GND_PLL2 ; gnd ; ; ; -- ; ; -- ; -- ;
; 107 ; ; ; VCCD_PLL2 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 108 ; ; ; GND_PLL2 ; gnd ; ; ; -- ; ; -- ; -- ;
; 109 ; ; ; VCCA_PLL2 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 110 ; ; ; GNDA_PLL2 ; gnd ; ; ; -- ; ; -- ; -- ;
; 111 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 112 ; 155 ; 2 ; edit_change_rot[0] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 113 ; 156 ; 2 ; edit_change_rot[1] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 114 ; 157 ; 2 ; edit_select_rot[0] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 115 ; 158 ; 2 ; edit_select_rot[1] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 116 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 117 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 118 ; 161 ; 2 ; waveform_rot[0] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 119 ; 162 ; 2 ; waveform_rot[1] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 120 ; 163 ; 2 ; wave_bank_rot[0] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 121 ; 164 ; 2 ; wave_bank_rot[1] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 122 ; 165 ; 2 ; RDISPa ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 123 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 124 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 125 ; 173 ; 2 ; RDISPb ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 126 ; 174 ; 2 ; RDISPc ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 127 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 128 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 129 ; 180 ; 2 ; RDISPd ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 130 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 131 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 132 ; 185 ; 2 ; RDISPe ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 133 ; 186 ; 2 ; RDISPf ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 134 ; 187 ; 2 ; RDISPg ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 135 ; 195 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 136 ; 196 ; 2 ; p2s_cs ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 137 ; 197 ; 2 ; p2s_ioclk ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 138 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 139 ; 198 ; 2 ; p2s_dout ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 140 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 141 ; 199 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 142 ; 200 ; 2 ; data_in[3] ; input ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 143 ; 201 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 144 ; 202 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
+----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
Note: Pin directions (input, output or bidir) are based on device operating in user mode.
+----------------------------------------------------------------------------------------------+
; Clock Delay Control Summary ;
+----------------------+------------+-----------------+------------------+---------------------+
; Name ; Source I/O ; Location ; Delay Chain Mode ; Delay Chain Setting ;
+----------------------+------------+-----------------+------------------+---------------------+
; reset~clk_delay_ctrl ; reset ; CLKDELAYCTRL_G1 ; none ; N/A ;
+----------------------+------------+-----------------+------------------+---------------------+
+-------------------------------------------------------------------------------+
; Output Pin Default Load For Reported TCO ;
+----------------------------------+-------+------------------------------------+
; I/O Standard ; Load ; Termination Resistance ;
+----------------------------------+-------+------------------------------------+
; 3.3-V LVTTL ; 0 pF ; Not Available ;
; 3.3-V LVCMOS ; 0 pF ; Not Available ;
; 2.5 V ; 0 pF ; Not Available ;
; 1.8 V ; 0 pF ; Not Available ;
; 1.5 V ; 0 pF ; Not Available ;
; 3.3-V PCI ; 10 pF ; 25 Ohm (Parallel) ;
; 3.3-V PCI-X ; 10 pF ; 25 Ohm (Parallel) ;
; SSTL-2 Class I ; 0 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class II ; 0 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-18 Class I ; 0 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-18 Class II ; 0 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; 1.5-V HSTL Class I ; 0 pF ; 50 Ohm (Parallel) ;
; 1.5-V HSTL Class II ; 0 pF ; 25 Ohm (Parallel) ;
; 1.8-V HSTL Class I ; 0 pF ; 50 Ohm (Parallel) ;
; 1.8-V HSTL Class II ; 0 pF ; 25 Ohm (Parallel) ;
; Differential SSTL-2 ; 0 pF ; (See SSTL-2) ;
; Differential 2.5-V SSTL Class II ; 0 pF ; (See SSTL-2 Class II) ;
; Differential 1.8-V SSTL Class I ; 0 pF ; (See 1.8-V SSTL Class I) ;
; Differential 1.8-V SSTL Class II ; 0 pF ; (See 1.8-V SSTL Class II) ;
; Differential 1.5-V HSTL Class I ; 0 pF ; (See 1.5-V HSTL Class I) ;
; Differential 1.5-V HSTL Class II ; 0 pF ; (See 1.5-V HSTL Class II) ;
; Differential 1.8-V HSTL Class I ; 0 pF ; (See 1.8-V HSTL Class I) ;
; Differential 1.8-V HSTL Class II ; 0 pF ; (See 1.8-V HSTL Class II) ;
; LVDS ; 0 pF ; 100 Ohm (Differential) ;
; mini-LVDS ; 0 pF ; 100 Ohm (Differential) ;
; RSDS ; 0 pF ; 100 Ohm (Differential) ;
; Simple RSDS ; 0 pF ; Not Available ;
; Differential LVPECL ; 0 pF ; 100 Ohm (Differential) ;
+----------------------------------+-------+------------------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+------------------------------------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------+
; Compilation Hierarchy Node ; Logic Cells ; Dedicated Logic Registers ; I/O Registers ; Memory Bits ; M4Ks ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Full Hierarchy Name ; Library Name ;
+------------------------------------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------+
; |8bitbrain ; 6696 (1) ; 1320 (0) ; 0 (0) ; 63943 ; 26 ; 24 ; 0 ; 12 ; 56 ; 0 ; 5376 (1) ; 263 (0) ; 1057 (0) ; |8bitbrain ; work ;
; |btn_reg:inst4| ; 123 (123) ; 105 (105) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 18 (18) ; 28 (28) ; 77 (77) ; |8bitbrain|btn_reg:inst4 ; work ;
; |controller:inst1| ; 1248 (1189) ; 320 (283) ; 0 (0) ; 12431 ; 10 ; 0 ; 0 ; 0 ; 0 ; 0 ; 911 (889) ; 11 (7) ; 326 (293) ; |8bitbrain|controller:inst1 ; work ;
; |controller_save_bank:sv_bnk| ; 3 (3) ; 3 (3) ; 0 (0) ; 512 ; 2 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 3 (3) ; |8bitbrain|controller:inst1|controller_save_bank:sv_bnk ; work ;
; |int_bank:ch1_offset2_bank| ; 0 (0) ; 0 (0) ; 0 (0) ; 48 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|controller_save_bank:sv_bnk|int_bank:ch1_offset2_bank ; work ;
; |altsyncram:altsyncram_component| ; 0 (0) ; 0 (0) ; 0 (0) ; 48 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|controller_save_bank:sv_bnk|int_bank:ch1_offset2_bank|altsyncram:altsyncram_component ; work ;
; |altsyncram_sjc1:auto_generated| ; 0 (0) ; 0 (0) ; 0 (0) ; 48 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|controller_save_bank:sv_bnk|int_bank:ch1_offset2_bank|altsyncram:altsyncram_component|altsyncram_sjc1:auto_generated ; work ;
; |int_bank:ch1_offset3_bank| ; 0 (0) ; 0 (0) ; 0 (0) ; 48 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|controller_save_bank:sv_bnk|int_bank:ch1_offset3_bank ; work ;
; |altsyncram:altsyncram_component| ; 0 (0) ; 0 (0) ; 0 (0) ; 48 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|controller_save_bank:sv_bnk|int_bank:ch1_offset3_bank|altsyncram:altsyncram_component ; work ;
; |altsyncram_sjc1:auto_generated| ; 0 (0) ; 0 (0) ; 0 (0) ; 48 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|controller_save_bank:sv_bnk|int_bank:ch1_offset3_bank|altsyncram:altsyncram_component|altsyncram_sjc1:auto_generated ; work ;
; |int_bank:ch2_offset2_bank| ; 0 (0) ; 0 (0) ; 0 (0) ; 48 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|controller_save_bank:sv_bnk|int_bank:ch2_offset2_bank ; work ;
; |altsyncram:altsyncram_component| ; 0 (0) ; 0 (0) ; 0 (0) ; 48 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|controller_save_bank:sv_bnk|int_bank:ch2_offset2_bank|altsyncram:altsyncram_component ; work ;
; |altsyncram_sjc1:auto_generated| ; 0 (0) ; 0 (0) ; 0 (0) ; 48 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|controller_save_bank:sv_bnk|int_bank:ch2_offset2_bank|altsyncram:altsyncram_component|altsyncram_sjc1:auto_generated ; work ;
; |int_bank:ch2_offset3_bank| ; 0 (0) ; 0 (0) ; 0 (0) ; 48 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|controller_save_bank:sv_bnk|int_bank:ch2_offset3_bank ; work ;
; |altsyncram:altsyncram_component| ; 0 (0) ; 0 (0) ; 0 (0) ; 48 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|controller_save_bank:sv_bnk|int_bank:ch2_offset3_bank|altsyncram:altsyncram_component ; work ;
; |altsyncram_sjc1:auto_generated| ; 0 (0) ; 0 (0) ; 0 (0) ; 48 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|controller_save_bank:sv_bnk|int_bank:ch2_offset3_bank|altsyncram:altsyncram_component|altsyncram_sjc1:auto_generated ; work ;
; |int_bank:ch3_offset2_bank| ; 0 (0) ; 0 (0) ; 0 (0) ; 48 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|controller_save_bank:sv_bnk|int_bank:ch3_offset2_bank ; work ;
; |altsyncram:altsyncram_component| ; 0 (0) ; 0 (0) ; 0 (0) ; 48 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|controller_save_bank:sv_bnk|int_bank:ch3_offset2_bank|altsyncram:altsyncram_component ; work ;
; |altsyncram_sjc1:auto_generated| ; 0 (0) ; 0 (0) ; 0 (0) ; 48 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|controller_save_bank:sv_bnk|int_bank:ch3_offset2_bank|altsyncram:altsyncram_component|altsyncram_sjc1:auto_generated ; work ;
; |int_bank:ch3_offset3_bank| ; 0 (0) ; 0 (0) ; 0 (0) ; 48 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|controller_save_bank:sv_bnk|int_bank:ch3_offset3_bank ; work ;
; |altsyncram:altsyncram_component| ; 0 (0) ; 0 (0) ; 0 (0) ; 48 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|controller_save_bank:sv_bnk|int_bank:ch3_offset3_bank|altsyncram:altsyncram_component ; work ;
; |altsyncram_sjc1:auto_generated| ; 0 (0) ; 0 (0) ; 0 (0) ; 48 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|controller_save_bank:sv_bnk|int_bank:ch3_offset3_bank|altsyncram:altsyncram_component|altsyncram_sjc1:auto_generated ; work ;
; |int_bank:mode_bank| ; 0 (0) ; 0 (0) ; 0 (0) ; 8 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|controller_save_bank:sv_bnk|int_bank:mode_bank ; work ;
; |altsyncram:altsyncram_component| ; 0 (0) ; 0 (0) ; 0 (0) ; 8 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|controller_save_bank:sv_bnk|int_bank:mode_bank|altsyncram:altsyncram_component ; work ;
; |altsyncram_sjc1:auto_generated| ; 0 (0) ; 0 (0) ; 0 (0) ; 8 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|controller_save_bank:sv_bnk|int_bank:mode_bank|altsyncram:altsyncram_component|altsyncram_sjc1:auto_generated ; work ;
; |int_bank:octave_bank| ; 0 (0) ; 0 (0) ; 0 (0) ; 24 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|controller_save_bank:sv_bnk|int_bank:octave_bank ; work ;
; |altsyncram:altsyncram_component| ; 0 (0) ; 0 (0) ; 0 (0) ; 24 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|controller_save_bank:sv_bnk|int_bank:octave_bank|altsyncram:altsyncram_component ; work ;
; |altsyncram_sjc1:auto_generated| ; 0 (0) ; 0 (0) ; 0 (0) ; 24 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|controller_save_bank:sv_bnk|int_bank:octave_bank|altsyncram:altsyncram_component|altsyncram_sjc1:auto_generated ; work ;
; |threebytebank:tempo_bank| ; 0 (0) ; 0 (0) ; 0 (0) ; 192 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|controller_save_bank:sv_bnk|threebytebank:tempo_bank ; work ;
; |altsyncram:altsyncram_component| ; 0 (0) ; 0 (0) ; 0 (0) ; 192 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|controller_save_bank:sv_bnk|threebytebank:tempo_bank|altsyncram:altsyncram_component ; work ;
; |altsyncram_clc1:auto_generated| ; 0 (0) ; 0 (0) ; 0 (0) ; 192 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|controller_save_bank:sv_bnk|threebytebank:tempo_bank|altsyncram:altsyncram_component|altsyncram_clc1:auto_generated ; work ;
; |dom7:seq2| ; 0 (0) ; 0 (0) ; 0 (0) ; 1024 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|dom7:seq2 ; work ;
; |altsyncram:altsyncram_component| ; 0 (0) ; 0 (0) ; 0 (0) ; 1024 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|dom7:seq2|altsyncram:altsyncram_component ; work ;
; |altsyncram_nd91:auto_generated| ; 0 (0) ; 0 (0) ; 0 (0) ; 1024 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|dom7:seq2|altsyncram:altsyncram_component|altsyncram_nd91:auto_generated ; work ;
; |keyrom:kr1| ; 0 (0) ; 0 (0) ; 0 (0) ; 1792 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|keyrom:kr1 ; work ;
; |altsyncram:altsyncram_component| ; 0 (0) ; 0 (0) ; 0 (0) ; 1792 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|keyrom:kr1|altsyncram:altsyncram_component ; work ;
; |altsyncram_6k71:auto_generated| ; 0 (0) ; 0 (0) ; 0 (0) ; 1792 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|keyrom:kr1|altsyncram:altsyncram_component|altsyncram_6k71:auto_generated ; work ;
; |keyrom:kr2| ; 0 (0) ; 0 (0) ; 0 (0) ; 1792 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|keyrom:kr2 ; work ;
; |altsyncram:altsyncram_component| ; 0 (0) ; 0 (0) ; 0 (0) ; 1792 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|keyrom:kr2|altsyncram:altsyncram_component ; work ;
; |altsyncram_6k71:auto_generated| ; 0 (0) ; 0 (0) ; 0 (0) ; 1792 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|keyrom:kr2|altsyncram:altsyncram_component|altsyncram_6k71:auto_generated ; work ;
; |keyrom:kr3| ; 0 (0) ; 0 (0) ; 0 (0) ; 1792 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|keyrom:kr3 ; work ;
; |altsyncram:altsyncram_component| ; 0 (0) ; 0 (0) ; 0 (0) ; 1792 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|keyrom:kr3|altsyncram:altsyncram_component ; work ;
; |altsyncram_6k71:auto_generated| ; 0 (0) ; 0 (0) ; 0 (0) ; 1792 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|keyrom:kr3|altsyncram:altsyncram_component|altsyncram_6k71:auto_generated ; work ;
; |lpm_rom0:f1| ; 0 (0) ; 0 (0) ; 0 (0) ; 1157 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|lpm_rom0:f1 ; work ;
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; |altsyncram_bj91:auto_generated| ; 0 (0) ; 0 (0) ; 0 (0) ; 1157 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |8bitbrain|controller:inst1|lpm_rom0:f1|altsyncram:altsyncram_component|altsyncram_bj91:auto_generated ; work ;
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