Name		Name	Last commit message	Last commit date
parent directory ..
README.md		README.md
add16u_04S.c		add16u_04S.c
add16u_04S.v		add16u_04S.v
add16u_04T.c		add16u_04T.c
add16u_04T.v		add16u_04T.v
add16u_0AV.c		add16u_0AV.c
add16u_0AV.v		add16u_0AV.v
add16u_0DF.c		add16u_0DF.c
add16u_0DF.v		add16u_0DF.v
add16u_0EZ.c		add16u_0EZ.c
add16u_0EZ.v		add16u_0EZ.v
add16u_0MH.c		add16u_0MH.c
add16u_0MH.v		add16u_0MH.v
add16u_0NK.c		add16u_0NK.c
add16u_0NK.v		add16u_0NK.v
fig.png		fig.png

README.md

Selected circuits

Circuit: 16-bit unsigned adders
Selection criteria: pareto optimal sub-set wrt. pwr and ep parameters

Parameters of selected circuits

Circuit name	MAE_%	WCE_%	EP_%	MRE_%	MSE	Download
add16u_0AV	0.00015	0.0031	6.25	0.00053	1.0	[Verilog] [C]
add16u_0DF	0.00061	0.0031	18.75	0.0016	3.0	[Verilog] [C]
add16u_0EZ	0.39	0.78	50.00	1.07	524288	[Verilog] [C]
add16u_04T	4.01	14.16	67.71	10.53	67108.863e3	[Verilog] [C]
add16u_04S	0.10	0.24	69.82	0.28	32768	[Verilog] [C]
add16u_0NK	0.002	0.0061	88.28	0.0054	10	[Verilog] [C]
add16u_0MH	9.90	34.18	100.00	22.35	25358.103e4	[Verilog] [C]

Parameters

References

n/a