Name		Name	Last commit message	Last commit date
parent directory ..
README.md		README.md
add16u_02E.c		add16u_02E.c
add16u_02E.v		add16u_02E.v
add16u_073.c		add16u_073.c
add16u_073.v		add16u_073.v
add16u_0AV.c		add16u_0AV.c
add16u_0AV.v		add16u_0AV.v
add16u_0DL.c		add16u_0DL.c
add16u_0DL.v		add16u_0DL.v
add16u_0EM.c		add16u_0EM.c
add16u_0EM.v		add16u_0EM.v
add16u_0GK.c		add16u_0GK.c
add16u_0GK.v		add16u_0GK.v
add16u_0M0.c		add16u_0M0.c
add16u_0M0.v		add16u_0M0.v
add16u_0MH.c		add16u_0MH.c
add16u_0MH.v		add16u_0MH.v
add16u_0Q7.c		add16u_0Q7.c
add16u_0Q7.v		add16u_0Q7.v
fig.png		fig.png

README.md

Selected circuits

Circuit: 16-bit unsigned adders
Selection criteria: pareto optimal sub-set wrt. pwr and mae parameters

Parameters of selected circuits

Circuit name	MAE_%	WCE_%	EP_%	MRE_%	MSE	Download
add16u_0AV	0.00015	0.0031	6.25	0.00053	1.0	[Verilog] [C]
add16u_0EM	0.0018	0.0053	87.50	0.005	8.5	[Verilog] [C]
add16u_0Q7	0.0063	0.018	96.88	0.018	96	[Verilog] [C]
add16u_073	0.021	0.079	98.74	0.056	1136	[Verilog] [C]
add16u_0M0	0.057	0.19	99.61	0.16	8209	[Verilog] [C]
add16u_0DL	0.20	0.52	99.91	0.55	92039	[Verilog] [C]
add16u_0GK	0.91	2.90	99.98	2.49	20515.545e2	[Verilog] [C]
add16u_02E	3.52	9.74	99.99	9.54	30582.328e3	[Verilog] [C]
add16u_0MH	9.90	34.18	100.00	22.35	25358.103e4	[Verilog] [C]

Parameters

References

n/a