- Circuit: 16-bit unsigned adders
- Selection criteria: pareto optimal sub-set wrt. pwr and mre parameters
Circuit name | MAE% | WCE% | EP% | MRE% | MSE | Download |
---|---|---|---|---|---|---|
add16u_0AV | 0.00015 | 0.0031 | 6.25 | 0.00053 | 1.0 | [Verilog] [C] |
add16u_0DF | 0.00061 | 0.0031 | 18.75 | 0.0016 | 3.0 | [Verilog] [C] |
add16u_0NK | 0.002 | 0.0061 | 88.28 | 0.0054 | 10 | [Verilog] [C] |
add16u_0FJ | 0.0071 | 0.021 | 96.89 | 0.02 | 125 | [Verilog] [C] |
add16u_073 | 0.021 | 0.079 | 98.74 | 0.056 | 1136 | [Verilog] [C] |
add16u_0M0 | 0.057 | 0.19 | 99.61 | 0.16 | 8209 | [Verilog] [C] |
add16u_0DL | 0.20 | 0.52 | 99.91 | 0.55 | 92039 | [Verilog] [C] |
add16u_0GK | 0.91 | 2.90 | 99.98 | 2.49 | 20515.545e2 | [Verilog] [C] |
add16u_0QG | 1.63 | 4.63 | 99.99 | 4.52 | 62975.827e2 | [Verilog] [C] |
add16u_0MH | 9.90 | 34.18 | 100.00 | 22.35 | 25358.103e4 | [Verilog] [C] |
n/a