Name		Name	Last commit message	Last commit date
parent directory ..
README.md		README.md
add16u_02T.c		add16u_02T.c
add16u_02T.v		add16u_02T.v
add16u_08F.c		add16u_08F.c
add16u_08F.v		add16u_08F.v
add16u_09P.c		add16u_09P.c
add16u_09P.v		add16u_09P.v
add16u_0B4.c		add16u_0B4.c
add16u_0B4.v		add16u_0B4.v
add16u_0KC.c		add16u_0KC.c
add16u_0KC.v		add16u_0KC.v
add16u_0KY.c		add16u_0KY.c
add16u_0KY.v		add16u_0KY.v
add16u_0MH.c		add16u_0MH.c
add16u_0MH.v		add16u_0MH.v
add16u_0QG.c		add16u_0QG.c
add16u_0QG.v		add16u_0QG.v
add16u_0RN.c		add16u_0RN.c
add16u_0RN.v		add16u_0RN.v
fig.png		fig.png

README.md

Selected circuits

Circuit: 16-bit unsigned adders
Selection criteria: pareto optimal sub-set wrt. pwr and wce parameters

Parameters of selected circuits

Circuit name	MAE_%	WCE_%	EP_%	MRE_%	MSE	Download
add16u_0RN	0.0015	0.0031	93.75	0.0042	5.0	[Verilog] [C]
add16u_08F	0.0048	0.014	95.70	0.013	60	[Verilog] [C]
add16u_02T	0.024	0.049	99.95	0.068	1192	[Verilog] [C]
add16u_09P	0.05	0.13	99.71	0.14	5632	[Verilog] [C]
add16u_0KY	0.20	0.46	99.90	0.55	89374	[Verilog] [C]
add16u_0B4	0.46	1.54	99.95	1.28	531274	[Verilog] [C]
add16u_0QG	1.63	4.63	99.99	4.52	62975.827e2	[Verilog] [C]
add16u_0KC	4.69	9.49	100.00	12.64	43382.861e3	[Verilog] [C]
add16u_0MH	9.90	34.18	100.00	22.35	25358.103e4	[Verilog] [C]

Parameters

References

n/a