Name		Name	Last commit message	Last commit date
parent directory ..
README.md		README.md
add12se_54K.c		add12se_54K.c
add12se_54K.v		add12se_54K.v
add12se_54N.c		add12se_54N.c
add12se_54N.v		add12se_54N.v
add12se_570.c		add12se_570.c
add12se_570.v		add12se_570.v
add12se_57E.c		add12se_57E.c
add12se_57E.v		add12se_57E.v
add12se_585.c		add12se_585.c
add12se_585.v		add12se_585.v
add12se_58Y.c		add12se_58Y.c
add12se_58Y.v		add12se_58Y.v
add12se_5AL.c		add12se_5AL.c
add12se_5AL.v		add12se_5AL.v
add12se_5CX.c		add12se_5CX.c
add12se_5CX.v		add12se_5CX.v
add12se_5DG.c		add12se_5DG.c
add12se_5DG.v		add12se_5DG.v
fig.png		fig.png

README.md

Selected circuits

Circuit: 12-bit signed adders (no overflow)
Selection criteria: pareto optimal sub-set wrt. pwr and mae parameters

Parameters of selected circuits

Circuit name	MAE_%	WCE_%	EP_%	MRE_%	MSE	Download
add12se_54K	0.0049	0.024	25.00	0.088	0.2	[Verilog] [C]
add12se_58Y	0.012	0.024	50.00	0.21	0.5	[Verilog] [C]
add12se_570	0.022	0.049	68.75	0.33	1.2	[Verilog] [C]
add12se_54N	0.037	0.098	81.25	0.58	3.5	[Verilog] [C]
add12se_5AL	0.073	0.22	90.62	1.15	14	[Verilog] [C]
add12se_5DG	0.15	0.51	94.92	2.53	57	[Verilog] [C]
add12se_57E	0.20	0.46	96.97	3.25	90	[Verilog] [C]
add12se_585	0.32	1.15	97.66	4.19	260	[Verilog] [C]
add12se_5CX	0.81	2.10	99.22	12.63	1513	[Verilog] [C]

Parameters

References

n/a