Name		Name	Last commit message	Last commit date
parent directory ..
README.md		README.md
add16se_1Y7.c		add16se_1Y7.c
add16se_1Y7.v		add16se_1Y7.v
add16se_20J.c		add16se_20J.c
add16se_20J.v		add16se_20J.v
add16se_259.c		add16se_259.c
add16se_259.v		add16se_259.v
add16se_25S.c		add16se_25S.c
add16se_25S.v		add16se_25S.v
add16se_26Q.c		add16se_26Q.c
add16se_26Q.v		add16se_26Q.v
add16se_29A.c		add16se_29A.c
add16se_29A.v		add16se_29A.v
add16se_2AS.c		add16se_2AS.c
add16se_2AS.v		add16se_2AS.v
add16se_2DN.c		add16se_2DN.c
add16se_2DN.v		add16se_2DN.v
add16se_2JB.c		add16se_2JB.c
add16se_2JB.v		add16se_2JB.v
add16se_2JY.c		add16se_2JY.c
add16se_2JY.v		add16se_2JY.v
fig.png		fig.png

README.md

Selected circuits

Circuit: 16-bit signed adders (no overflow)
Selection criteria: pareto optimal sub-set wrt. pwr and mse parameters

Parameters of selected circuits

Circuit name	MAE_%	WCE_%	EP_%	MRE_%	MSE	Download
add16se_2DN	0.00031	0.0015	25.00	0.0076	0.2	[Verilog] [C]
add16se_26Q	0.00076	0.0015	50.00	0.017	0.5	[Verilog] [C]
add16se_20J	0.0015	0.0031	75.00	0.033	1.5	[Verilog] [C]
add16se_259	0.0024	0.0076	81.25	0.053	4.0	[Verilog] [C]
add16se_2JY	0.0031	0.0061	87.50	0.065	5.5	[Verilog] [C]
add16se_1Y7	0.0069	0.021	93.75	0.15	30	[Verilog] [C]
add16se_29A	0.012	0.027	96.88	0.26	87	[Verilog] [C]
add16se_25S	0.02	0.058	98.15	0.38	232	[Verilog] [C]
add16se_2JB	0.023	0.058	97.95	0.48	312	[Verilog] [C]
add16se_2AS	0.046	0.13	99.02	0.96	1281	[Verilog] [C]

Parameters

References

n/a