Name		Name	Last commit message	Last commit date
parent directory ..
README.md		README.md
add16u_0MH.c		add16u_0MH.c
add16u_0MH.v		add16u_0MH.v
add16u_1DM.c		add16u_1DM.c
add16u_1DM.v		add16u_1DM.v
add16u_1E2.c		add16u_1E2.c
add16u_1E2.v		add16u_1E2.v
add16u_1HK.c		add16u_1HK.c
add16u_1HK.v		add16u_1HK.v
add16u_1MB.c		add16u_1MB.c
add16u_1MB.v		add16u_1MB.v
add16u_1NN.c		add16u_1NN.c
add16u_1NN.v		add16u_1NN.v
add16u_1US.c		add16u_1US.c
add16u_1US.v		add16u_1US.v
add16u_1X9.c		add16u_1X9.c
add16u_1X9.v		add16u_1X9.v
fig.png		fig.png

README.md

Selected circuits

Circuit: 16-bit unsigned adders
Selection criteria: pareto optimal sub-set wrt. pwr and ep parameters

Parameters of selected circuits

Circuit name	MAE_%	WCE_%	EP_%	MRE_%	MSE	Download
add16u_1E2	0.00	0.00	0.00	0.00	0	[Verilog] [C]
add16u_1NN	0.00061	0.0031	18.75	0.0016	3.0	[Verilog] [C]
add16u_1HK	0.0014	0.0076	29.69	0.0037	13	[Verilog] [C]
add16u_1DM	0.00069	0.0031	37.50	0.0019	2.2	[Verilog] [C]
add16u_1MB	0.015	0.049	49.22	0.041	876	[Verilog] [C]
add16u_1US	0.056	0.32	68.55	0.15	14574	[Verilog] [C]
add16u_1X9	2.01	6.46	89.45	5.41	16774.987e3	[Verilog] [C]
add16u_0MH	9.90	34.18	100.00	22.35	25358.103e4	[Verilog] [C]

Parameters

References

n/a