Name		Name	Last commit message	Last commit date
parent directory ..
README.md		README.md
add16u_05T.c		add16u_05T.c
add16u_05T.v		add16u_05T.v
add16u_0DL.c		add16u_0DL.c
add16u_0DL.v		add16u_0DL.v
add16u_0FJ.c		add16u_0FJ.c
add16u_0FJ.v		add16u_0FJ.v
add16u_0GK.c		add16u_0GK.c
add16u_0GK.v		add16u_0GK.v
add16u_0M0.c		add16u_0M0.c
add16u_0M0.v		add16u_0M0.v
add16u_0MH.c		add16u_0MH.c
add16u_0MH.v		add16u_0MH.v
add16u_0NK.c		add16u_0NK.c
add16u_0NK.v		add16u_0NK.v
add16u_0QG.c		add16u_0QG.c
add16u_0QG.v		add16u_0QG.v
add16u_1B4.c		add16u_1B4.c
add16u_1B4.v		add16u_1B4.v
add16u_1E2.c		add16u_1E2.c
add16u_1E2.v		add16u_1E2.v
fig.png		fig.png

README.md

Selected circuits

Circuit: 16-bit unsigned adders
Selection criteria: pareto optimal sub-set wrt. pwr and mre parameters

Parameters of selected circuits

Circuit name	MAE_%	WCE_%	EP_%	MRE_%	MSE	Download
add16u_1E2	0.00	0.00	0.00	0.00	0	[Verilog] [C]
add16u_1B4	0.00061	0.0015	62.50	0.0017	1.0	[Verilog] [C]
add16u_0NK	0.002	0.0061	88.28	0.0054	10	[Verilog] [C]
add16u_0FJ	0.0071	0.021	96.89	0.02	125	[Verilog] [C]
add16u_05T	0.024	0.05	99.61	0.068	1238	[Verilog] [C]
add16u_0M0	0.057	0.19	99.61	0.16	8209	[Verilog] [C]
add16u_0DL	0.20	0.52	99.91	0.55	92039	[Verilog] [C]
add16u_0GK	0.91	2.90	99.98	2.49	20515.545e2	[Verilog] [C]
add16u_0QG	1.63	4.63	99.99	4.52	62975.827e2	[Verilog] [C]
add16u_0MH	9.90	34.18	100.00	22.35	25358.103e4	[Verilog] [C]

Parameters

References

n/a