sha2-arm.S

/*
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#include "cpuminer-config.h"

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	.code 32
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	.globl sha256_transform
	.globl _sha256_transform
#ifdef __ELF__
	.type sha256_transform, %function
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sha256_transform:
_sha256_transform:
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	sub	sp, sp, #64*4
	bne	sha256_transform_swap
	
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	ldmia	r1, {r4-r11}
	stmia	r3, {r4-r11}
	b	sha256_transform_extend


sha256_transform_swap:
	ldmia	r1!, {r4-r11}
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	eor	r4, r4, r12, lsr #8
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	mov	r5, r5, ror #8
	eor	r5, r5, r12, lsr #8
	eor	r12, r6, r6, ror #16
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	mov	r6, r6, ror #8
	eor	r6, r6, r12, lsr #8
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	eor	r7, r7, r12, lsr #8
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	eor	r11, r11, r12, lsr #8
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	eor	r11, r11, r12, lsr #8
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sha256_transform_extend:
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	eor	r6, r6, lr, ror #18
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	and	r3, r3, r5
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	and	lr, r7, r4
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	and	lr, r6, r7
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	and	r3, r3, r7
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	and	lr, r5, r6
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	and	r3, r3, r6
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	and	r3, r3, r5
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	and	lr, r7, r4
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	b	sha256d_ms_main_loop1
	
sha256d_ms_main_loop2:
	ldr	r12, [r1, #(0)*4]
	and	r3, r9, r8
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	add	r11, r11, r3
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	add	r11, r11, lr, ror #6

	and	r3, r3, r6
	eor	r12, r4, r4, ror #11
	and	lr, r4, r5
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	eor	lr, lr, r3
	add	r3, r11, lr
	add	r11, r11, r7
	add	r7, r3, r12, ror #2
	ldr	r12, [r1, #(1)*4]
	and	r3, r8, r11
	bic	lr, r9, r11
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	add	r10, r10, lr
	eor	lr, r11, r11, ror #5
	add	r10, r10, r12
	eor	lr, lr, r11, ror #19
	add	r10, r10, r3
	eor	r3, r7, r4
	add	r10, r10, lr, ror #6

	and	r3, r3, r5
	eor	r12, r7, r7, ror #11
	and	lr, r7, r4
	eor	r12, r12, r7, ror #20
	eor	lr, lr, r3
	add	r3, r10, lr
	add	r10, r10, r6
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	ldr	r12, [r1, #(2)*4]
	and	r3, r11, r10
	bic	lr, r8, r10
	orr	lr, lr, r3
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	add	r9, r9, lr
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	add	r9, r9, r12
	eor	lr, lr, r10, ror #19
	add	r9, r9, r3
	eor	r3, r6, r7
	add	r9, r9, lr, ror #6

	and	r3, r3, r4
	eor	r12, r6, r6, ror #11
	and	lr, r6, r7
	eor	r12, r12, r6, ror #20
	eor	lr, lr, r3
	add	r3, r9, lr
	add	r9, r9, r5
	add	r5, r3, r12, ror #2
sha256d_ms_main_loop1:
	ldr	r12, [r1, #(3)*4]
	and	r3, r10, r9
	bic	lr, r11, r9
	orr	lr, lr, r3
	ldr	r3, sha256d_ms_k + (3)*4
	add	r8, r8, lr
	eor	lr, r9, r9, ror #5
	add	r8, r8, r12
	eor	lr, lr, r9, ror #19
	add	r8, r8, r3
	eor	r3, r5, r6
	add	r8, r8, lr, ror #6

	and	r3, r3, r7
	eor	r12, r5, r5, ror #11
	and	lr, r5, r6
	eor	r12, r12, r5, ror #20
	eor	lr, lr, r3
	add	r3, r8, lr
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	ldr	r12, [r1, #(4+0)*4]
	and	r3, r9, r8
	bic	lr, r10, r8
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	eor	lr, r8, r8, ror #5
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	add	r11, r11, lr, ror #6

	and	r3, r3, r6
	eor	r12, r4, r4, ror #11
	and	lr, r4, r5
	eor	r12, r12, r4, ror #20
	eor	lr, lr, r3
	add	r3, r11, lr
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	and	r3, r8, r11
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	add	r10, r10, r3
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	add	r10, r10, lr, ror #6

	and	r3, r3, r5
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	and	lr, r7, r4
	eor	r12, r12, r7, ror #20
	eor	lr, lr, r3
	add	r3, r10, lr
	add	r10, r10, r6
	add	r6, r3, r12, ror #2
	ldr	r12, [r1, #(4+2)*4]
	and	r3, r11, r10
	bic	lr, r8, r10
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	eor	lr, r10, r10, ror #5
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	eor	lr, lr, r10, ror #19
	add	r9, r9, r3
	eor	r3, r6, r7
	add	r9, r9, lr, ror #6

	and	r3, r3, r4
	eor	r12, r6, r6, ror #11
	and	lr, r6, r7
	eor	r12, r12, r6, ror #20
	eor	lr, lr, r3
	add	r3, r9, lr
	add	r9, r9, r5
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	eor	lr, r9, r9, ror #5
	add	r8, r8, r12
	eor	lr, lr, r9, ror #19
	add	r8, r8, r3
	eor	r3, r5, r6
	add	r8, r8, lr, ror #6

	and	r3, r3, r7
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	and	lr, r5, r6
	eor	r12, r12, r5, ror #20
	eor	lr, lr, r3
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	and	r3, r9, r8
	bic	lr, r10, r8
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	add	r11, r11, lr, ror #6

	and	r3, r3, r6
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	and	lr, r4, r5
	eor	r12, r12, r4, ror #20
	eor	lr, lr, r3
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	and	r3, r8, r11
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	add	r10, r10, lr, ror #6

	and	r3, r3, r5
	eor	r12, r7, r7, ror #11
	and	lr, r7, r4
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	eor	lr, lr, r3
	add	r3, r10, lr
	add	r10, r10, r6
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	and	r3, r11, r10
	bic	lr, r8, r10
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	eor	lr, r10, r10, ror #5
	add	r9, r9, r12
	eor	lr, lr, r10, ror #19
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	eor	r3, r6, r7
	add	r9, r9, lr, ror #6

	and	r3, r3, r4
	eor	r12, r6, r6, ror #11
	and	lr, r6, r7
	eor	r12, r12, r6, ror #20
	eor	lr, lr, r3
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	add	r9, r9, r5
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	eor	lr, lr, r9, ror #19
	add	r8, r8, r3
	eor	r3, r5, r6
	add	r8, r8, lr, ror #6

	and	r3, r3, r7
	eor	r12, r5, r5, ror #11
	and	lr, r5, r6
	eor	r12, r12, r5, ror #20
	eor	lr, lr, r3
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	and	r3, r3, r6
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	b	sha256d_ms_extend_loop2
	
sha256d_ms_extend_coda2:
	str	r5, [r1, #(44+15)*4]
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	add	r12, r12, r11
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	ldmia	r2, {r4-r11}
	b	sha256d_ms_main_loop2

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	.long 0x6a09e667, 0xbb67ae85, 0x3c6ef372, 0xa54ff53a
	.long 0x510e527f, 0x9b05688c, 0x1f83d9ab, 0x5be0cd19

	
sha256d_ms_finish:
	ldr	r12, [r1, #(57)*4]
	and	r3, r8, r11
	bic	lr, r9, r11
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	ldr	r3, sha256d_ms_k + (57)*4
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	eor	lr, lr, r11, ror #19
	add	r10, r10, r3
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	and	r3, r11, r10
	bic	lr, r8, r10
	add	r9, r9, r5
	orr	lr, lr, r3
	ldr	r3, sha256d_ms_k + (58)*4
	add	r9, r9, lr
	eor	lr, r10, r10, ror #5
	add	r9, r9, r12
	eor	lr, lr, r10, ror #19
	add	r9, r9, r3
	add	r9, r9, lr, ror #6
	ldr	r12, [r1, #(59)*4]
	and	r3, r10, r9
	bic	lr, r11, r9
	add	r8, r8, r4
	orr	lr, lr, r3
	ldr	r3, sha256d_ms_k + (59)*4
	add	r8, r8, lr
	eor	lr, r9, r9, ror #5
	add	r8, r8, r12
	eor	lr, lr, r9, ror #19
	add	r8, r8, r3
	add	r8, r8, lr, ror #6
	ldr	r5, [r2, #7*4]
	ldr	r12, [r1, #(60)*4]
	and	r3, r9, r8
	bic	lr, r10, r8
	add	r11, r11, r7
	orr	lr, lr, r3
	ldr	r3, sha256d_ms_k + (60)*4
	add	r11, r11, lr
	eor	lr, r8, r8, ror #5
	add	r11, r11, r12
	eor	lr, lr, r8, ror #19
	add	r11, r11, r3
	add	r11, r11, lr, ror #6
	
	add	r11, r11, r5
	str	r11, [r0, #7*4]
	
	add	sp, sp, #64*4
#ifdef __thumb__
	ldmfd	sp!, {r4-r11, lr}
	bx	lr
#else
	ldmfd	sp!, {r4-r11, pc}
#endif


#ifdef __ARM_NEON__

	.text
	.code 32
	.align 2
	.globl sha256_init_4way
	.globl _sha256_init_4way
#ifdef __ELF__
	.type sha256_init_4way, %function
#endif
sha256_init_4way:
_sha256_init_4way:
	adr	r12, sha256_4h
	vldmia	r12, {q8-q15}
	vstmia	r0, {q8-q15}
	bx	lr
	.align 4
sha256_4h:
	.long 0x6a09e667, 0x6a09e667, 0x6a09e667, 0x6a09e667
	.long 0xbb67ae85, 0xbb67ae85, 0xbb67ae85, 0xbb67ae85
	.long 0x3c6ef372, 0x3c6ef372, 0x3c6ef372, 0x3c6ef372
	.long 0xa54ff53a, 0xa54ff53a, 0xa54ff53a, 0xa54ff53a
	.long 0x510e527f, 0x510e527f, 0x510e527f, 0x510e527f
	.long 0x9b05688c, 0x9b05688c, 0x9b05688c, 0x9b05688c
	.long 0x1f83d9ab, 0x1f83d9ab, 0x1f83d9ab, 0x1f83d9ab
	.long 0x5be0cd19, 0x5be0cd19, 0x5be0cd19, 0x5be0cd19









	.text
	.code 32
	.align 2
	.globl sha256_transform_4way
	.globl _sha256_transform_4way
#ifdef __ELF__
	.type sha256_transform_4way, %function
#endif
sha256_transform_4way:
_sha256_transform_4way:
	stmfd	sp!, {r4, lr}
	vpush	{q4-q7}
	mov	r12, sp
	sub	sp, sp, #64*16
	bic	sp, sp, #63
	cmp	r2, #0
	bne	sha256_transform_4way_swap
	
	vldmia	r1!, {q0-q7}
	vstmia	sp, {q0-q7}
	add	r3, sp, #8*16
	vldmia	r1, {q8-q15}
	vstmia	r3, {q8-q15}
	b	sha256_transform_4way_extend

sha256_transform_4way_swap:
	vldmia	r1!, {q0-q7}
	vrev32.8	q0, q0
	vrev32.8	q1, q1
	vrev32.8	q2, q2
	vrev32.8	q3, q3
	vldmia	r1, {q8-q15}
	vrev32.8	q4, q4
	vrev32.8	q5, q5
	vrev32.8	q6, q6
	vrev32.8	q7, q7
	vstmia	sp, {q0-q7}
	vrev32.8	q8, q8
	vrev32.8	q9, q9
	vrev32.8	q10, q10
	vrev32.8	q11, q11
	vrev32.8	q12, q12
	vrev32.8	q13, q13
	vrev32.8	q14, q14
	vrev32.8	q15, q15
	add	r3, sp, #8*16
	vstmia	r3, {q8-q15}
	
sha256_transform_4way_extend:
	add	r1, sp, #1*16
	add	r2, sp, #16*16
	vmov.u32	q5, q0
	vld1.u32	{q6}, [r1]!
	vshr.u32	q4, q14, #17
	vshl.u32	q0, q14, #32-17
	vadd.u32	q5, q5, q9
	veor.u32	q4, q4, q0
	vshr.u32	q0, q14, #19
	vshl.u32	q1, q14, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q9, q6, #7
	vshl.u32	q0, q6, #32-7
	veor.u32	q4, q4, q1
	veor.u32	q9, q9, q0
	vshr.u32	q1, q14, #10
	vshr.u32	q0, q6, #18
	veor.u32	q4, q4, q1
	veor.u32	q9, q9, q0
	vshl.u32	q1, q6, #32-18
	vshr.u32	q0, q6, #3
	veor.u32	q9, q9, q1
	vadd.u32	q4, q4, q5
	veor.u32	q9, q9, q0
	vld1.u32	{q5}, [r1]!
	vadd.u32	q9, q9, q4

	vshr.u32	q4, q15, #17
	vshl.u32	q0, q15, #32-17
	vadd.u32	q6, q6, q10
	vst1.u32	{q9}, [r2]!
	veor.u32	q4, q4, q0
	vshr.u32	q0, q15, #19
	vshl.u32	q1, q15, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q10, q5, #7
	veor.u32	q4, q4, q1
	vshl.u32	q0, q5, #32-7
	vshr.u32	q1, q15, #10
	veor.u32	q10, q10, q0
	vshr.u32	q0, q5, #18
	veor.u32	q4, q4, q1
	veor.u32	q10, q10, q0
	vshl.u32	q1, q5, #32-18
	vshr.u32	q0, q5, #3
	veor.u32	q10, q10, q1
	vadd.u32	q1, q6, q4
	veor.u32	q10, q10, q0
	vld1.u32	{q6}, [r1]!
	vadd.u32	q10, q10, q1
	vshr.u32	q4, q9, #17
	vshl.u32	q0, q9, #32-17
	vst1.u32	{q10}, [r2]!
	vadd.u32	q5, q5, q11
	veor.u32	q4, q4, q0
	vshr.u32	q0, q9, #19
	vshl.u32	q1, q9, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q11, q6, #7
	vshl.u32	q0, q6, #32-7
	veor.u32	q4, q4, q1
	veor.u32	q11, q11, q0
	vshr.u32	q1, q9, #10
	vshr.u32	q0, q6, #18
	veor.u32	q4, q4, q1
	veor.u32	q11, q11, q0
	vshl.u32	q1, q6, #32-18
	vshr.u32	q0, q6, #3
	veor.u32	q11, q11, q1
	vadd.u32	q4, q4, q5
	veor.u32	q11, q11, q0
	vld1.u32	{q5}, [r1]!
	vadd.u32	q11, q11, q4

	vshr.u32	q4, q10, #17
	vshl.u32	q0, q10, #32-17
	vadd.u32	q6, q6, q12
	vst1.u32	{q11}, [r2]!
	veor.u32	q4, q4, q0
	vshr.u32	q0, q10, #19
	vshl.u32	q1, q10, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q12, q5, #7
	veor.u32	q4, q4, q1
	vshl.u32	q0, q5, #32-7
	vshr.u32	q1, q10, #10
	veor.u32	q12, q12, q0
	vshr.u32	q0, q5, #18
	veor.u32	q4, q4, q1
	veor.u32	q12, q12, q0
	vshl.u32	q1, q5, #32-18
	vshr.u32	q0, q5, #3
	veor.u32	q12, q12, q1
	vadd.u32	q1, q6, q4
	veor.u32	q12, q12, q0
	vld1.u32	{q6}, [r1]!
	vadd.u32	q12, q12, q1
	vshr.u32	q4, q11, #17
	vshl.u32	q0, q11, #32-17
	vst1.u32	{q12}, [r2]!
	vadd.u32	q5, q5, q13
	veor.u32	q4, q4, q0
	vshr.u32	q0, q11, #19
	vshl.u32	q1, q11, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q13, q6, #7
	vshl.u32	q0, q6, #32-7
	veor.u32	q4, q4, q1
	veor.u32	q13, q13, q0
	vshr.u32	q1, q11, #10
	vshr.u32	q0, q6, #18
	veor.u32	q4, q4, q1
	veor.u32	q13, q13, q0
	vshl.u32	q1, q6, #32-18
	vshr.u32	q0, q6, #3
	veor.u32	q13, q13, q1
	vadd.u32	q4, q4, q5
	veor.u32	q13, q13, q0
	vld1.u32	{q5}, [r1]!
	vadd.u32	q13, q13, q4

	vshr.u32	q4, q12, #17
	vshl.u32	q0, q12, #32-17
	vadd.u32	q6, q6, q14
	vst1.u32	{q13}, [r2]!
	veor.u32	q4, q4, q0
	vshr.u32	q0, q12, #19
	vshl.u32	q1, q12, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q14, q5, #7
	veor.u32	q4, q4, q1
	vshl.u32	q0, q5, #32-7
	vshr.u32	q1, q12, #10
	veor.u32	q14, q14, q0
	vshr.u32	q0, q5, #18
	veor.u32	q4, q4, q1
	veor.u32	q14, q14, q0
	vshl.u32	q1, q5, #32-18
	vshr.u32	q0, q5, #3
	veor.u32	q14, q14, q1
	vadd.u32	q1, q6, q4
	veor.u32	q14, q14, q0
	vld1.u32	{q6}, [r1]!
	vadd.u32	q14, q14, q1
	vshr.u32	q4, q13, #17
	vshl.u32	q0, q13, #32-17
	vst1.u32	{q14}, [r2]!
	vadd.u32	q5, q5, q15
	veor.u32	q4, q4, q0
	vshr.u32	q0, q13, #19
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	veor.u32	q4, q4, q0
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	veor.u32	q4, q4, q1
	veor.u32	q9, q9, q0
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	vshr.u32	q10, q6, #7
	vshl.u32	q0, q6, #32-7
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	veor.u32	q10, q10, q0
	vshr.u32	q1, q15, #10
	vshr.u32	q0, q6, #18
	veor.u32	q4, q4, q1
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	vshr.u32	q0, q6, #3
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	vadd.u32	q10, q10, q4

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	vshr.u32	q0, q9, #19
	vshl.u32	q1, q9, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q11, q5, #7
	veor.u32	q4, q4, q1
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	veor.u32	q4, q4, q1
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	vshl.u32	q1, q5, #32-18
	vshr.u32	q0, q5, #3
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	vadd.u32	q11, q11, q1
	vshr.u32	q4, q10, #17
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	vshr.u32	q0, q10, #19
	vshl.u32	q1, q10, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q12, q6, #7
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	veor.u32	q12, q12, q0
	vshr.u32	q1, q10, #10
	vshr.u32	q0, q6, #18
	veor.u32	q4, q4, q1
	veor.u32	q12, q12, q0
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	vshr.u32	q0, q6, #3
	veor.u32	q12, q12, q1
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	veor.u32	q12, q12, q0
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	vadd.u32	q12, q12, q4

	vshr.u32	q4, q11, #17
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	vshr.u32	q0, q11, #19
	vshl.u32	q1, q11, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q13, q5, #7
	veor.u32	q4, q4, q1
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	vshr.u32	q1, q11, #10
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	vshr.u32	q0, q5, #18
	veor.u32	q4, q4, q1
	veor.u32	q13, q13, q0
	vshl.u32	q1, q5, #32-18
	vshr.u32	q0, q5, #3
	veor.u32	q13, q13, q1
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	vst1.u32	{q13}, [r2]!
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	vshl.u32	q1, q12, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q14, q6, #7
	vshl.u32	q0, q6, #32-7
	veor.u32	q4, q4, q1
	veor.u32	q14, q14, q0
	vshr.u32	q1, q12, #10
	vshr.u32	q0, q6, #18
	veor.u32	q4, q4, q1
	veor.u32	q14, q14, q0
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	vshr.u32	q0, q6, #3
	veor.u32	q14, q14, q1
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	vadd.u32	q14, q14, q4

	vshr.u32	q4, q13, #17
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	vshr.u32	q0, q13, #19
	vshl.u32	q1, q13, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q15, q5, #7
	veor.u32	q4, q4, q1
	vshl.u32	q0, q5, #32-7
	vshr.u32	q1, q13, #10
	veor.u32	q15, q15, q0
	vshr.u32	q0, q5, #18
	veor.u32	q4, q4, q1
	veor.u32	q15, q15, q0
	vshl.u32	q1, q5, #32-18
	vshr.u32	q0, q5, #3
	veor.u32	q15, q15, q1
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	veor.u32	q15, q15, q0
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	vadd.u32	q15, q15, q1
	vshr.u32	q4, q14, #17
	vshl.u32	q0, q14, #32-17
	vst1.u32	{q15}, [r2]!
	vadd.u32	q5, q5, q9
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	vshr.u32	q0, q14, #19
	vshl.u32	q1, q14, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q9, q6, #7
	vshl.u32	q0, q6, #32-7
	veor.u32	q4, q4, q1
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	vshr.u32	q0, q6, #18
	veor.u32	q4, q4, q1
	veor.u32	q9, q9, q0
	vshl.u32	q1, q6, #32-18
	vshr.u32	q0, q6, #3
	veor.u32	q9, q9, q1
	vadd.u32	q4, q4, q5
	veor.u32	q9, q9, q0
	vld1.u32	{q5}, [r1]!
	vadd.u32	q9, q9, q4

	vshr.u32	q4, q15, #17
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	vst1.u32	{q9}, [r2]!
	veor.u32	q4, q4, q0
	vshr.u32	q0, q15, #19
	vshl.u32	q1, q15, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q10, q5, #7
	veor.u32	q4, q4, q1
	vshl.u32	q0, q5, #32-7
	vshr.u32	q1, q15, #10
	veor.u32	q10, q10, q0
	vshr.u32	q0, q5, #18
	veor.u32	q4, q4, q1
	veor.u32	q10, q10, q0
	vshl.u32	q1, q5, #32-18
	vshr.u32	q0, q5, #3
	veor.u32	q10, q10, q1
	vadd.u32	q1, q6, q4
	veor.u32	q10, q10, q0
	vld1.u32	{q6}, [r1]!
	vadd.u32	q10, q10, q1
	vshr.u32	q4, q9, #17
	vshl.u32	q0, q9, #32-17
	vst1.u32	{q10}, [r2]!
	vadd.u32	q5, q5, q11
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	vshr.u32	q0, q9, #19
	vshl.u32	q1, q9, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q11, q6, #7
	vshl.u32	q0, q6, #32-7
	veor.u32	q4, q4, q1
	veor.u32	q11, q11, q0
	vshr.u32	q1, q9, #10
	vshr.u32	q0, q6, #18
	veor.u32	q4, q4, q1
	veor.u32	q11, q11, q0
	vshl.u32	q1, q6, #32-18
	vshr.u32	q0, q6, #3
	veor.u32	q11, q11, q1
	vadd.u32	q4, q4, q5
	veor.u32	q11, q11, q0
	vld1.u32	{q5}, [r1]!
	vadd.u32	q11, q11, q4

	vshr.u32	q4, q10, #17
	vshl.u32	q0, q10, #32-17
	vadd.u32	q6, q6, q12
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	veor.u32	q4, q4, q0
	vshr.u32	q0, q10, #19
	vshl.u32	q1, q10, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q12, q5, #7
	veor.u32	q4, q4, q1
	vshl.u32	q0, q5, #32-7
	vshr.u32	q1, q10, #10
	veor.u32	q12, q12, q0
	vshr.u32	q0, q5, #18
	veor.u32	q4, q4, q1
	veor.u32	q12, q12, q0
	vshl.u32	q1, q5, #32-18
	vshr.u32	q0, q5, #3
	veor.u32	q12, q12, q1
	vadd.u32	q1, q6, q4
	veor.u32	q12, q12, q0
	vld1.u32	{q6}, [r1]!
	vadd.u32	q12, q12, q1
	vshr.u32	q4, q11, #17
	vshl.u32	q0, q11, #32-17
	vst1.u32	{q12}, [r2]!
	vadd.u32	q5, q5, q13
	veor.u32	q4, q4, q0
	vshr.u32	q0, q11, #19
	vshl.u32	q1, q11, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q13, q6, #7
	vshl.u32	q0, q6, #32-7
	veor.u32	q4, q4, q1
	veor.u32	q13, q13, q0
	vshr.u32	q1, q11, #10
	vshr.u32	q0, q6, #18
	veor.u32	q4, q4, q1
	veor.u32	q13, q13, q0
	vshl.u32	q1, q6, #32-18
	vshr.u32	q0, q6, #3
	veor.u32	q13, q13, q1
	vadd.u32	q4, q4, q5
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	vadd.u32	q13, q13, q4

	vshr.u32	q4, q12, #17
	vshl.u32	q0, q12, #32-17
	vadd.u32	q6, q6, q14
	vst1.u32	{q13}, [r2]!
	veor.u32	q4, q4, q0
	vshr.u32	q0, q12, #19
	vshl.u32	q1, q12, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q14, q5, #7
	veor.u32	q4, q4, q1
	vshl.u32	q0, q5, #32-7
	vshr.u32	q1, q12, #10
	veor.u32	q14, q14, q0
	vshr.u32	q0, q5, #18
	veor.u32	q4, q4, q1
	veor.u32	q14, q14, q0
	vshl.u32	q1, q5, #32-18
	vshr.u32	q0, q5, #3
	veor.u32	q14, q14, q1
	vadd.u32	q1, q6, q4
	veor.u32	q14, q14, q0
	vld1.u32	{q6}, [r1]!
	vadd.u32	q14, q14, q1
	vshr.u32	q4, q13, #17
	vshl.u32	q0, q13, #32-17
	vst1.u32	{q14}, [r2]!
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	veor.u32	q4, q4, q0
	vshr.u32	q0, q13, #19
	vshl.u32	q1, q13, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q15, q6, #7
	vshl.u32	q0, q6, #32-7
	veor.u32	q4, q4, q1
	veor.u32	q15, q15, q0
	vshr.u32	q1, q13, #10
	vshr.u32	q0, q6, #18
	veor.u32	q4, q4, q1
	veor.u32	q15, q15, q0
	vshl.u32	q1, q6, #32-18
	vshr.u32	q0, q6, #3
	veor.u32	q15, q15, q1
	vadd.u32	q4, q4, q5
	veor.u32	q15, q15, q0
	vld1.u32	{q5}, [r1]!
	vadd.u32	q15, q15, q4

	vshr.u32	q4, q14, #17
	vshl.u32	q0, q14, #32-17
	vadd.u32	q6, q6, q9
	vst1.u32	{q15}, [r2]!
	veor.u32	q4, q4, q0
	vshr.u32	q0, q14, #19
	vshl.u32	q1, q14, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q9, q5, #7
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	vshr.u32	q1, q14, #10
	veor.u32	q9, q9, q0
	vshr.u32	q0, q5, #18
	veor.u32	q4, q4, q1
	veor.u32	q9, q9, q0
	vshl.u32	q1, q5, #32-18
	vshr.u32	q0, q5, #3
	veor.u32	q9, q9, q1
	vadd.u32	q1, q6, q4
	veor.u32	q9, q9, q0
	vld1.u32	{q6}, [r1]!
	vadd.u32	q9, q9, q1
	vshr.u32	q4, q15, #17
	vshl.u32	q0, q15, #32-17
	vst1.u32	{q9}, [r2]!
	vadd.u32	q5, q5, q10
	veor.u32	q4, q4, q0
	vshr.u32	q0, q15, #19
	vshl.u32	q1, q15, #32-19
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	vshr.u32	q10, q6, #7
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	vshr.u32	q1, q15, #10
	vshr.u32	q0, q6, #18
	veor.u32	q4, q4, q1
	veor.u32	q10, q10, q0
	vshl.u32	q1, q6, #32-18
	vshr.u32	q0, q6, #3
	veor.u32	q10, q10, q1
	vadd.u32	q4, q4, q5
	veor.u32	q10, q10, q0
	vld1.u32	{q5}, [r1]!
	vadd.u32	q10, q10, q4

	vshr.u32	q4, q9, #17
	vshl.u32	q0, q9, #32-17
	vadd.u32	q6, q6, q11
	vst1.u32	{q10}, [r2]!
	veor.u32	q4, q4, q0
	vshr.u32	q0, q9, #19
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	vshr.u32	q0, q11, #19
	vshl.u32	q1, q11, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q13, q5, #7
	veor.u32	q4, q4, q1
	vshl.u32	q0, q5, #32-7
	vshr.u32	q1, q11, #10
	veor.u32	q13, q13, q0
	vshr.u32	q0, q5, #18
	veor.u32	q4, q4, q1
	veor.u32	q13, q13, q0
	vshl.u32	q1, q5, #32-18
	vshr.u32	q0, q5, #3
	veor.u32	q13, q13, q1
	vadd.u32	q1, q6, q4
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	vadd.u32	q13, q13, q1
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	vshl.u32	q0, q12, #32-17
	vst1.u32	{q13}, [r2]!
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	veor.u32	q4, q4, q0
	vshr.u32	q0, q12, #19
	vshl.u32	q1, q12, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q14, q6, #7
	vshl.u32	q0, q6, #32-7
	veor.u32	q4, q4, q1
	veor.u32	q14, q14, q0
	vshr.u32	q1, q12, #10
	vshr.u32	q0, q6, #18
	veor.u32	q4, q4, q1
	veor.u32	q14, q14, q0
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	vshr.u32	q0, q13, #19
	vshl.u32	q1, q13, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q15, q5, #7
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	vshr.u32	q0, q5, #18
	veor.u32	q4, q4, q1
	veor.u32	q15, q15, q0
	vshl.u32	q1, q5, #32-18
	vshr.u32	q0, q5, #3
	veor.u32	q15, q15, q1
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	vadd.u32	q15, q15, q1
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	vshr.u32	q0, q14, #19
	vshl.u32	q1, q14, #32-19
	veor.u32	q4, q4, q0
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	vshr.u32	q0, q6, #18
	veor.u32	q4, q4, q1
	veor.u32	q9, q9, q0
	vshl.u32	q1, q6, #32-18
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	vshr.u32	q0, q15, #19
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	veor.u32	q4, q4, q0
	vshr.u32	q10, q5, #7
	veor.u32	q4, q4, q1
	vshl.u32	q0, q5, #32-7
	vshr.u32	q1, q15, #10
	veor.u32	q10, q10, q0
	vshr.u32	q0, q5, #18
	veor.u32	q4, q4, q1
	veor.u32	q10, q10, q0
	vshl.u32	q1, q5, #32-18
	vshr.u32	q0, q5, #3
	veor.u32	q10, q10, q1
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	veor.u32	q4, q4, q0
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	vshl.u32	q0, q6, #32-7
	veor.u32	q4, q4, q1
	veor.u32	q11, q11, q0
	vshr.u32	q1, q9, #10
	vshr.u32	q0, q6, #18
	veor.u32	q4, q4, q1
	veor.u32	q11, q11, q0
	vshl.u32	q1, q6, #32-18
	vshr.u32	q0, q6, #3
	veor.u32	q11, q11, q1
	vadd.u32	q4, q4, q5
	veor.u32	q11, q11, q0
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	vshr.u32	q0, q10, #19
	vshl.u32	q1, q10, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q12, q5, #7
	veor.u32	q4, q4, q1
	vshl.u32	q0, q5, #32-7
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	veor.u32	q12, q12, q0
	vshr.u32	q0, q5, #18
	veor.u32	q4, q4, q1
	veor.u32	q12, q12, q0
	vshl.u32	q1, q5, #32-18
	vshr.u32	q0, q5, #3
	veor.u32	q12, q12, q1
	vadd.u32	q1, q6, q4
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	vadd.u32	q12, q12, q1
	vshr.u32	q4, q11, #17
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	vst1.u32	{q12}, [r2]!
	vadd.u32	q5, q5, q13
	veor.u32	q4, q4, q0
	vshr.u32	q0, q11, #19
	vshl.u32	q1, q11, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q13, q6, #7
	vshl.u32	q0, q6, #32-7
	veor.u32	q4, q4, q1
	veor.u32	q13, q13, q0
	vshr.u32	q1, q11, #10
	vshr.u32	q0, q6, #18
	veor.u32	q4, q4, q1
	veor.u32	q13, q13, q0
	vshl.u32	q1, q6, #32-18
	vshr.u32	q0, q6, #3
	veor.u32	q13, q13, q1
	vadd.u32	q4, q4, q5
	veor.u32	q13, q13, q0
	vld1.u32	{q5}, [r1]!
	vadd.u32	q13, q13, q4

	vshr.u32	q4, q12, #17
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	vst1.u32	{q13}, [r2]!
	veor.u32	q4, q4, q0
	vshr.u32	q0, q12, #19
	vshl.u32	q1, q12, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q14, q5, #7
	veor.u32	q4, q4, q1
	vshl.u32	q0, q5, #32-7
	vshr.u32	q1, q12, #10
	veor.u32	q14, q14, q0
	vshr.u32	q0, q5, #18
	veor.u32	q4, q4, q1
	veor.u32	q14, q14, q0
	vshl.u32	q1, q5, #32-18
	vshr.u32	q0, q5, #3
	veor.u32	q14, q14, q1
	vadd.u32	q1, q6, q4
	veor.u32	q14, q14, q0
	vld1.u32	{q6}, [r1]!
	vadd.u32	q14, q14, q1
	vshr.u32	q4, q13, #17
	vshl.u32	q0, q13, #32-17
	vst1.u32	{q14}, [r2]!
	vadd.u32	q5, q5, q15
	veor.u32	q4, q4, q0
	vshr.u32	q0, q13, #19
	vshl.u32	q1, q13, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q15, q6, #7
	vshl.u32	q0, q6, #32-7
	veor.u32	q4, q4, q1
	veor.u32	q15, q15, q0
	vshr.u32	q1, q13, #10
	vshr.u32	q0, q6, #18
	veor.u32	q4, q4, q1
	veor.u32	q15, q15, q0
	vshl.u32	q1, q6, #32-18
	vshr.u32	q0, q6, #3
	veor.u32	q15, q15, q1
	vadd.u32	q4, q4, q5
	veor.u32	q15, q15, q0
	vld1.u32	{q5}, [r1]!
	vadd.u32	q15, q15, q4

	vshr.u32	q4, q14, #17
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	vst1.u32	{q15}, [r2]!
	veor.u32	q4, q4, q0
	vshr.u32	q0, q14, #19
	vshl.u32	q1, q14, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q9, q5, #7
	veor.u32	q4, q4, q1
	vshl.u32	q0, q5, #32-7
	vshr.u32	q1, q14, #10
	veor.u32	q9, q9, q0
	vshr.u32	q0, q5, #18
	veor.u32	q4, q4, q1
	veor.u32	q9, q9, q0
	vshl.u32	q1, q5, #32-18
	vshr.u32	q0, q5, #3
	veor.u32	q9, q9, q1
	vadd.u32	q1, q6, q4
	veor.u32	q9, q9, q0
	vld1.u32	{q6}, [r1]!
	vadd.u32	q9, q9, q1
	vshr.u32	q4, q15, #17
	vshl.u32	q0, q15, #32-17
	vst1.u32	{q9}, [r2]!
	vadd.u32	q5, q5, q10
	veor.u32	q4, q4, q0
	vshr.u32	q0, q15, #19
	vshl.u32	q1, q15, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q10, q6, #7
	vshl.u32	q0, q6, #32-7
	veor.u32	q4, q4, q1
	veor.u32	q10, q10, q0
	vshr.u32	q1, q15, #10
	vshr.u32	q0, q6, #18
	veor.u32	q4, q4, q1
	veor.u32	q10, q10, q0
	vshl.u32	q1, q6, #32-18
	vshr.u32	q0, q6, #3
	veor.u32	q10, q10, q1
	vadd.u32	q4, q4, q5
	veor.u32	q10, q10, q0
	vld1.u32	{q5}, [r1]!
	vadd.u32	q10, q10, q4

	vshr.u32	q4, q9, #17
	vshl.u32	q0, q9, #32-17
	vadd.u32	q6, q6, q11
	vst1.u32	{q10}, [r2]!
	veor.u32	q4, q4, q0
	vshr.u32	q0, q9, #19
	vshl.u32	q1, q9, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q11, q5, #7
	veor.u32	q4, q4, q1
	vshl.u32	q0, q5, #32-7
	vshr.u32	q1, q9, #10
	veor.u32	q11, q11, q0
	vshr.u32	q0, q5, #18
	veor.u32	q4, q4, q1
	veor.u32	q11, q11, q0
	vshl.u32	q1, q5, #32-18
	vshr.u32	q0, q5, #3
	veor.u32	q11, q11, q1
	vadd.u32	q1, q6, q4
	veor.u32	q11, q11, q0
	vld1.u32	{q6}, [r1]!
	vadd.u32	q11, q11, q1
	vshr.u32	q4, q10, #17
	vshl.u32	q0, q10, #32-17
	vst1.u32	{q11}, [r2]!
	vadd.u32	q5, q5, q12
	veor.u32	q4, q4, q0
	vshr.u32	q0, q10, #19
	vshl.u32	q1, q10, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q12, q6, #7
	vshl.u32	q0, q6, #32-7
	veor.u32	q4, q4, q1
	veor.u32	q12, q12, q0
	vshr.u32	q1, q10, #10
	vshr.u32	q0, q6, #18
	veor.u32	q4, q4, q1
	veor.u32	q12, q12, q0
	vshl.u32	q1, q6, #32-18
	vshr.u32	q0, q6, #3
	veor.u32	q12, q12, q1
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	veor.u32	q12, q12, q0
	vld1.u32	{q5}, [r1]!
	vadd.u32	q12, q12, q4

	vshr.u32	q4, q11, #17
	vshl.u32	q0, q11, #32-17
	vadd.u32	q6, q6, q13
	vst1.u32	{q12}, [r2]!
	veor.u32	q4, q4, q0
	vshr.u32	q0, q11, #19
	vshl.u32	q1, q11, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q13, q5, #7
	veor.u32	q4, q4, q1
	vshl.u32	q0, q5, #32-7
	vshr.u32	q1, q11, #10
	veor.u32	q13, q13, q0
	vshr.u32	q0, q5, #18
	veor.u32	q4, q4, q1
	veor.u32	q13, q13, q0
	vshl.u32	q1, q5, #32-18
	vshr.u32	q0, q5, #3
	veor.u32	q13, q13, q1
	vadd.u32	q1, q6, q4
	veor.u32	q13, q13, q0
	vld1.u32	{q6}, [r1]!
	vadd.u32	q13, q13, q1
	vshr.u32	q4, q12, #17
	vshl.u32	q0, q12, #32-17
	vst1.u32	{q13}, [r2]!
	vadd.u32	q5, q5, q14
	veor.u32	q4, q4, q0
	vshr.u32	q0, q12, #19
	vshl.u32	q1, q12, #32-19
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	vshr.u32	q14, q6, #7
	vshl.u32	q0, q6, #32-7
	veor.u32	q4, q4, q1
	veor.u32	q14, q14, q0
	vshr.u32	q1, q12, #10
	vshr.u32	q0, q6, #18
	veor.u32	q4, q4, q1
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	vshl.u32	q1, q6, #32-18
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	vshl.u32	q12, q6, #32-19
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	veor.u32	q10, q10, q12
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	veor.u32	q9, q2, q3
	vshr.u32	q11, q10, #6
	vshl.u32	q13, q10, #32-6
	vadd.u32	q5, q5, q11

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	vand.u32	q10, q2, q3
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	vshl.u32	q12, q2, #32-20
	veor.u32	q8, q8, q11
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	veor.u32	q8, q8, q12
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	vshl.u32	q12, q8, #32-2
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	veor.u32	q10, q10, q12
	vshl.u32	q12, q5, #32-19
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	vadd.u32	q4, q4, q9
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	vshl.u32	q13, q10, #32-6
	vadd.u32	q4, q4, q11

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	veor.u32	q8, q8, q12
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	vshl.u32	q12, q1, #32-20
	veor.u32	q8, q8, q11
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	veor.u32	q8, q8, q12
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	vshl.u32	q12, q8, #32-2
	vadd.u32	q9, q4, q10
	vadd.u32	q12, q12, q11
	vadd.u32	q4, q4, q0
	vadd.u32	q0, q9, q12
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	vshr.u32	q11, q4, #19
	veor.u32	q10, q10, q12
	vshl.u32	q12, q4, #32-19
	veor.u32	q10, q10, q11
	vadd.u32	q7, q7, q8
	veor.u32	q10, q10, q12
	vadd.u32	q7, q7, q9
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	vshr.u32	q11, q10, #6
	vshl.u32	q13, q10, #32-6
	vadd.u32	q7, q7, q11

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	veor.u32	q8, q8, q11
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	veor.u32	q8, q8, q12
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	veor.u32	q10, q10, q9
	vshr.u32	q11, q8, #2
	vshl.u32	q12, q8, #32-2
	vadd.u32	q9, q7, q10
	vadd.u32	q12, q12, q11
	vadd.u32	q7, q7, q3
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	vshr.u32	q11, q7, #19
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	vshl.u32	q12, q7, #32-19
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	vshr.u32	q11, q3, #11
	vshl.u32	q12, q3, #32-11
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	vand.u32	q10, q3, q0
	veor.u32	q8, q8, q12
	vshr.u32	q11, q3, #20
	vshl.u32	q12, q3, #32-20
	veor.u32	q8, q8, q11
	vand.u32	q9, q9, q1
	veor.u32	q8, q8, q12
	vadd.u32	q6, q6, q13
	veor.u32	q10, q10, q9
	vshr.u32	q11, q8, #2
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	vadd.u32	q6, q6, q2
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	vadd.u32	q5, q5, q10
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	veor.u32	q10, q6, q11
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	vshl.u32	q12, q6, #32-19
	veor.u32	q10, q10, q11
	vadd.u32	q5, q5, q8
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	vadd.u32	q5, q5, q9
	veor.u32	q9, q2, q3
	vshr.u32	q11, q10, #6
	vshl.u32	q13, q10, #32-6
	vadd.u32	q5, q5, q11

	vshr.u32	q11, q2, #11
	vshl.u32	q12, q2, #32-11
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	veor.u32	q8, q8, q12
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	vshr.u32	q11, q8, #2
	vshl.u32	q12, q8, #32-2
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	vadd.u32	q4, q4, q0
	vadd.u32	q0, q9, q12
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	vshl.u32	q12, q4, #32-5
	veor.u32	q10, q4, q11
	vshr.u32	q11, q4, #19
	veor.u32	q10, q10, q12
	vshl.u32	q12, q4, #32-19
	veor.u32	q10, q10, q11
	vadd.u32	q7, q7, q8
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	vadd.u32	q7, q7, q9
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	veor.u32	q10, q10, q12
	vshl.u32	q12, q5, #32-19
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	vshl.u32	q13, q10, #32-6
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	vshl.u32	q12, q8, #32-2
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	veor.u32	q10, q10, q12
	vshl.u32	q12, q4, #32-19
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	vadd.u32	q7, q7, q8
	veor.u32	q10, q10, q12
	vadd.u32	q7, q7, q9
	veor.u32	q9, q0, q1
	vshr.u32	q11, q10, #6
	vshl.u32	q13, q10, #32-6
	vadd.u32	q7, q7, q11

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	veor.u32	q8, q8, q12
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	vadd.u32	q6, q6, q8
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	vadd.u32	q6, q6, q9
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	veor.u32	q8, q8, q11
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	veor.u32	q10, q10, q9
	vshr.u32	q11, q8, #2
	vshl.u32	q12, q8, #32-2
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	vshl.u32	q13, q10, #32-6
	vadd.u32	q5, q5, q11

	vshr.u32	q11, q2, #11
	vshl.u32	q12, q2, #32-11
	veor.u32	q8, q2, q11
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	vadd.u32	q5, q5, q1
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	veor.u32	q8, q8, q11
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	vshl.u32	q12, q8, #32-2
	vadd.u32	q9, q4, q10
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	vadd.u32	q4, q4, q0
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	vshr.u32	q11, q3, #11
	vshl.u32	q12, q3, #32-11
	veor.u32	q8, q3, q11
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	vldmia	r0, {q8-q15}
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	vshl.u32	q1, q11, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q13, q6, #7
	vshl.u32	q0, q6, #32-7
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	vshr.u32	q0, q6, #18
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	veor.u32	q4, q4, q0
	vshr.u32	q14, q5, #7
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	vshl.u32	q1, q13, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q15, q6, #7
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	vshr.u32	q4, q14, #17
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	vshr.u32	q0, q14, #19
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	veor.u32	q4, q4, q0
	vshr.u32	q9, q5, #7
	veor.u32	q4, q4, q1
	vshl.u32	q0, q5, #32-7
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	veor.u32	q4, q4, q0
	vshr.u32	q10, q6, #7
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	veor.u32	q4, q4, q1
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	vshl.u32	q1, q6, #32-18
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	vshr.u32	q4, q9, #17
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	vadd.u32	q6, q6, q11
	vst1.u32	{q10}, [r1]!
	veor.u32	q4, q4, q0
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	vst1.u32	{q13}, [r1]!
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	veor.u32	q4, q4, q0
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	vshl.u32	q1, q12, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q14, q6, #7
	vshl.u32	q0, q6, #32-7
	veor.u32	q4, q4, q1
	veor.u32	q14, q14, q0
	vshr.u32	q1, q12, #10
	vshr.u32	q0, q6, #18
	veor.u32	q4, q4, q1
	veor.u32	q14, q14, q0
	vshl.u32	q1, q6, #32-18
	vshr.u32	q0, q6, #3
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	veor.u32	q4, q4, q0
	vshr.u32	q0, q13, #19
	vshl.u32	q1, q13, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q15, q5, #7
	veor.u32	q4, q4, q1
	vshl.u32	q0, q5, #32-7
	vshr.u32	q1, q13, #10
	veor.u32	q15, q15, q0
	vshr.u32	q0, q5, #18
	veor.u32	q4, q4, q1
	veor.u32	q15, q15, q0
	vshl.u32	q1, q5, #32-18
	vshr.u32	q0, q5, #3
	veor.u32	q15, q15, q1
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	vshr.u32	q0, q14, #19
	vshl.u32	q1, q14, #32-19
	veor.u32	q4, q4, q0
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	vshr.u32	q1, q14, #10
	vshr.u32	q0, q6, #18
	veor.u32	q4, q4, q1
	veor.u32	q9, q9, q0
	vshl.u32	q1, q6, #32-18
	vshr.u32	q0, q6, #3
	veor.u32	q9, q9, q1
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	vadd.u32	q9, q9, q4

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	vshr.u32	q0, q15, #19
	vshl.u32	q1, q15, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q10, q5, #7
	veor.u32	q4, q4, q1
	vshl.u32	q0, q5, #32-7
	vshr.u32	q1, q15, #10
	veor.u32	q10, q10, q0
	vshr.u32	q0, q5, #18
	veor.u32	q4, q4, q1
	veor.u32	q10, q10, q0
	vshl.u32	q1, q5, #32-18
	vshr.u32	q0, q5, #3
	veor.u32	q10, q10, q1
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	veor.u32	q10, q10, q0
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	vadd.u32	q10, q10, q1
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	veor.u32	q4, q4, q1
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	vshr.u32	q0, q10, #19
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	veor.u32	q4, q4, q0
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	veor.u32	q12, q12, q0
	vshr.u32	q0, q5, #18
	veor.u32	q4, q4, q1
	veor.u32	q12, q12, q0
	vshl.u32	q1, q5, #32-18
	vshr.u32	q0, q5, #3
	veor.u32	q12, q12, q1
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	vadd.u32	q12, q12, q1
	vshr.u32	q4, q11, #17
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	vshr.u32	q0, q11, #19
	vshl.u32	q1, q11, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q13, q6, #7
	vshl.u32	q0, q6, #32-7
	veor.u32	q4, q4, q1
	veor.u32	q13, q13, q0
	vshr.u32	q1, q11, #10
	vshr.u32	q0, q6, #18
	veor.u32	q4, q4, q1
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	veor.u32	q13, q13, q1
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	vadd.u32	q13, q13, q4

	vshr.u32	q4, q12, #17
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	veor.u32	q4, q4, q0
	vshr.u32	q0, q12, #19
	vshl.u32	q1, q12, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q14, q5, #7
	veor.u32	q4, q4, q1
	vshl.u32	q0, q5, #32-7
	vshr.u32	q1, q12, #10
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	veor.u32	q4, q4, q1
	veor.u32	q14, q14, q0
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	vshr.u32	q0, q5, #3
	veor.u32	q14, q14, q1
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	vld1.u32	{q6}, [r4]!
	vadd.u32	q14, q14, q1
	vshr.u32	q4, q13, #17
	vshl.u32	q0, q13, #32-17
	vst1.u32	{q14}, [r1]!
	vadd.u32	q5, q5, q15
	veor.u32	q4, q4, q0
	vshr.u32	q0, q13, #19
	vshl.u32	q1, q13, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q15, q6, #7
	vshl.u32	q0, q6, #32-7
	veor.u32	q4, q4, q1
	veor.u32	q15, q15, q0
	vshr.u32	q1, q13, #10
	vshr.u32	q0, q6, #18
	veor.u32	q4, q4, q1
	veor.u32	q15, q15, q0
	vshl.u32	q1, q6, #32-18
	vshr.u32	q0, q6, #3
	veor.u32	q15, q15, q1
	vadd.u32	q4, q4, q5
	veor.u32	q15, q15, q0
	vld1.u32	{q5}, [r4]!
	vadd.u32	q15, q15, q4

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	veor.u32	q4, q4, q0
	vshr.u32	q0, q14, #19
	vshl.u32	q1, q14, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q9, q5, #7
	veor.u32	q4, q4, q1
	vshl.u32	q0, q5, #32-7
	vshr.u32	q1, q14, #10
	veor.u32	q9, q9, q0
	vshr.u32	q0, q5, #18
	veor.u32	q4, q4, q1
	veor.u32	q9, q9, q0
	vshl.u32	q1, q5, #32-18
	vshr.u32	q0, q5, #3
	veor.u32	q9, q9, q1
	vadd.u32	q1, q6, q4
	veor.u32	q9, q9, q0
	vld1.u32	{q6}, [r4]!
	vadd.u32	q9, q9, q1
	vshr.u32	q4, q15, #17
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	vst1.u32	{q9}, [r1]!
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	veor.u32	q4, q4, q0
	vshr.u32	q0, q15, #19
	vshl.u32	q1, q15, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q10, q6, #7
	vshl.u32	q0, q6, #32-7
	veor.u32	q4, q4, q1
	veor.u32	q10, q10, q0
	vshr.u32	q1, q15, #10
	vshr.u32	q0, q6, #18
	veor.u32	q4, q4, q1
	veor.u32	q10, q10, q0
	vshl.u32	q1, q6, #32-18
	vshr.u32	q0, q6, #3
	veor.u32	q10, q10, q1
	vadd.u32	q4, q4, q5
	veor.u32	q10, q10, q0
	vld1.u32	{q5}, [r4]!
	vadd.u32	q10, q10, q4

	vshr.u32	q4, q9, #17
	vshl.u32	q0, q9, #32-17
	vadd.u32	q6, q6, q11
	vst1.u32	{q10}, [r1]!
	veor.u32	q4, q4, q0
	vshr.u32	q0, q9, #19
	vshl.u32	q1, q9, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q11, q5, #7
	veor.u32	q4, q4, q1
	vshl.u32	q0, q5, #32-7
	vshr.u32	q1, q9, #10
	veor.u32	q11, q11, q0
	vshr.u32	q0, q5, #18
	veor.u32	q4, q4, q1
	veor.u32	q11, q11, q0
	vshl.u32	q1, q5, #32-18
	vshr.u32	q0, q5, #3
	veor.u32	q11, q11, q1
	vadd.u32	q1, q6, q4
	veor.u32	q11, q11, q0
	vld1.u32	{q6}, [r4]!
	vadd.u32	q11, q11, q1
	vshr.u32	q4, q10, #17
	vshl.u32	q0, q10, #32-17
	vst1.u32	{q11}, [r1]!
	vadd.u32	q5, q5, q12
	veor.u32	q4, q4, q0
	vshr.u32	q0, q10, #19
	vshl.u32	q1, q10, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q12, q6, #7
	vshl.u32	q0, q6, #32-7
	veor.u32	q4, q4, q1
	veor.u32	q12, q12, q0
	vshr.u32	q1, q10, #10
	vshr.u32	q0, q6, #18
	veor.u32	q4, q4, q1
	veor.u32	q12, q12, q0
	vshl.u32	q1, q6, #32-18
	vshr.u32	q0, q6, #3
	veor.u32	q12, q12, q1
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	vadd.u32	q12, q12, q4

	vshr.u32	q4, q11, #17
	vshl.u32	q0, q11, #32-17
	vadd.u32	q6, q6, q13
	vst1.u32	{q12}, [r1]!
	veor.u32	q4, q4, q0
	vshr.u32	q0, q11, #19
	vshl.u32	q1, q11, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q13, q5, #7
	veor.u32	q4, q4, q1
	vshl.u32	q0, q5, #32-7
	vshr.u32	q1, q11, #10
	veor.u32	q13, q13, q0
	vshr.u32	q0, q5, #18
	veor.u32	q4, q4, q1
	veor.u32	q13, q13, q0
	vshl.u32	q1, q5, #32-18
	vshr.u32	q0, q5, #3
	veor.u32	q13, q13, q1
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	vld1.u32	{q6}, [r4]!
	vadd.u32	q13, q13, q1
	vshr.u32	q4, q12, #17
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	vst1.u32	{q13}, [r1]!
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	vshl.u32	q1, q12, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q14, q6, #7
	vshl.u32	q0, q6, #32-7
	veor.u32	q4, q4, q1
	veor.u32	q14, q14, q0
	vshr.u32	q1, q12, #10
	vshr.u32	q0, q6, #18
	veor.u32	q4, q4, q1
	veor.u32	q14, q14, q0
	vshl.u32	q1, q6, #32-18
	vshr.u32	q0, q6, #3
	veor.u32	q14, q14, q1
	vadd.u32	q4, q4, q5
	veor.u32	q14, q14, q0
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	vshr.u32	q4, q13, #17
	vshl.u32	q0, q13, #32-17
	vadd.u32	q6, q6, q15
	vst1.u32	{q14}, [r1]!
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	vshl.u32	q1, q5, #32-18
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	veor.u32	q15, q15, q1
	vadd.u32	q1, q6, q4
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	vld1.u32	{q6}, [r4]!
	vadd.u32	q15, q15, q1
	vshr.u32	q4, q14, #17
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	vst1.u32	{q15}, [r1]!
	vadd.u32	q5, q5, q9
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	vshl.u32	q1, q14, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q9, q6, #7
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	veor.u32	q4, q4, q1
	veor.u32	q9, q9, q0
	vshr.u32	q1, q14, #10
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	veor.u32	q4, q4, q1
	veor.u32	q9, q9, q0
	vshl.u32	q1, q6, #32-18
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	veor.u32	q9, q9, q1
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	vadd.u32	q9, q9, q4

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	vadd.u32	q6, q6, q10
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	veor.u32	q4, q4, q0
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	veor.u32	q4, q4, q0
	vshr.u32	q10, q5, #7
	veor.u32	q4, q4, q1
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	vshr.u32	q1, q15, #10
	veor.u32	q10, q10, q0
	vshr.u32	q0, q5, #18
	veor.u32	q4, q4, q1
	veor.u32	q10, q10, q0
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	vshr.u32	q0, q5, #3
	veor.u32	q10, q10, q1
	vadd.u32	q1, q6, q4
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	veor.u32	q4, q4, q0
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	vshl.u32	q0, q6, #32-7
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	vshr.u32	q4, q10, #17
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	vst1.u32	{q11}, [r1]!
	veor.u32	q4, q4, q0
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	vshl.u32	q1, q10, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q12, q5, #7
	veor.u32	q4, q4, q1
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	veor.u32	q13, q13, q0
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	vshr.u32	q0, q6, #3
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	vshr.u32	q4, q12, #17
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	vadd.u32	q6, q6, q14
	vst1.u32	{q13}, [r1]!
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	vshl.u32	q1, q12, #32-19
	veor.u32	q4, q4, q0
	vshr.u32	q14, q5, #7
	veor.u32	q4, q4, q1
	vshl.u32	q0, q5, #32-7
	vshr.u32	q1, q12, #10
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	vshr.u32	q0, q5, #18
	veor.u32	q4, q4, q1
	veor.u32	q14, q14, q0
	vshl.u32	q1, q5, #32-18
	vshr.u32	q0, q5, #3
	veor.u32	q14, q14, q1
	vadd.u32	q1, q6, q4
	veor.u32	q14, q14, q0
	vadd.u32	q14, q14, q1
	vst1.u32	{q14}, [r1]!
	bne	sha256d_ms_4way_extend_coda2
	
	vldmia	r3!, {q4-q7}
	vldmia	r3, {q0-q3}
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	sub r1, r1, #(64-3)*16
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	.align 4
sha256d_ms_4way_4k:
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sha256d_ms_4way_main_loop2:
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	vadd.u32	q7, q7, q10
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	veor.u32	q10, q4, q11
	vshr.u32	q11, q4, #19
	veor.u32	q10, q10, q12
	vshl.u32	q12, q4, #32-19
	veor.u32	q10, q10, q11
	vadd.u32	q7, q7, q8
	veor.u32	q10, q10, q12
	vadd.u32	q7, q7, q9
	veor.u32	q9, q0, q1
	vshr.u32	q11, q10, #6
	vshl.u32	q13, q10, #32-6
	vadd.u32	q7, q7, q11

	vshr.u32	q11, q0, #11
	vshl.u32	q12, q0, #32-11
	veor.u32	q8, q0, q11
	vand.u32	q10, q0, q1
	veor.u32	q8, q8, q12
	vshr.u32	q11, q0, #20
	vshl.u32	q12, q0, #32-20
	veor.u32	q8, q8, q11
	vand.u32	q9, q9, q2
	veor.u32	q8, q8, q12
	vadd.u32	q7, q7, q13
	veor.u32	q10, q10, q9
	vshr.u32	q11, q8, #2
	vshl.u32	q12, q8, #32-2
	vadd.u32	q9, q7, q10
	vadd.u32	q12, q12, q11
	vadd.u32	q7, q7, q3
	vadd.u32	q3, q9, q12
	vld1.u32	{q8}, [r1]!
	vand.u32	q9, q4, q7
	vbic.u32	q10, q5, q7
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	veor.u32	q10, q7, q11
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	veor.u32	q10, q10, q11
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	veor.u32	q9, q3, q0
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	vadd.u32	q6, q6, q11

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	vshl.u32	q12, q3, #32-20
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	veor.u32	q8, q8, q12
	vadd.u32	q6, q6, q13
	veor.u32	q10, q10, q9
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	vshl.u32	q12, q8, #32-2
	vadd.u32	q9, q6, q10
	vadd.u32	q12, q12, q11
	vadd.u32	q6, q6, q2
	vadd.u32	q2, q9, q12
	vld1.u32	{q8}, [r1]!
	vand.u32	q9, q7, q6
	vbic.u32	q10, q4, q6
	vshr.u32	q11, q6, #5
	vorr.u32	q10, q10, q9
	vld1.u32	{q9}, [r3]!
	vadd.u32	q5, q5, q10
	vshl.u32	q12, q6, #32-5
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	vshl.u32	q12, q6, #32-19
	veor.u32	q10, q10, q11
	vadd.u32	q5, q5, q8
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	veor.u32	q9, q2, q3
	vshr.u32	q11, q10, #6
	vshl.u32	q13, q10, #32-6
	vadd.u32	q5, q5, q11

	vshr.u32	q11, q2, #11
	vshl.u32	q12, q2, #32-11
	veor.u32	q8, q2, q11
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	vshr.u32	q11, q2, #20
	vshl.u32	q12, q2, #32-20
	veor.u32	q8, q8, q11
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	vshr.u32	q11, q5, #19
	veor.u32	q10, q10, q12
	vshl.u32	q12, q5, #32-19
	veor.u32	q10, q10, q11
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	veor.u32	q10, q10, q12
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	vshr.u32	q11, q10, #6
	vshl.u32	q13, q10, #32-6
	vadd.u32	q4, q4, q11

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	vshl.u32	q12, q1, #32-11
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	vshl.u32	q12, q1, #32-20
	veor.u32	q8, q8, q11
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	veor.u32	q8, q8, q12
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	vshr.u32	q11, q8, #2
	vshl.u32	q12, q8, #32-2
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	veor.u32	q10, q10, q12
	vshl.u32	q12, q4, #32-19
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	vadd.u32	q7, q7, q9
	veor.u32	q9, q0, q1
	vshr.u32	q11, q10, #6
	vshl.u32	q13, q10, #32-6
	vadd.u32	q7, q7, q11

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	vadd.u32	q9, q7, q10
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	veor.u32	q10, q10, q9
	vshr.u32	q11, q8, #2
	vshl.u32	q12, q8, #32-2
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	vshr.u32	q11, q6, #19
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	veor.u32	q10, q10, q11
	vadd.u32	q5, q5, q8
	veor.u32	q10, q10, q12
	vadd.u32	q5, q5, q9
	veor.u32	q9, q2, q3
	vshr.u32	q11, q10, #6
	vshl.u32	q13, q10, #32-6
	vadd.u32	q5, q5, q11

	vshr.u32	q11, q2, #11
	vshl.u32	q12, q2, #32-11
	veor.u32	q8, q2, q11
	vand.u32	q10, q2, q3
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	vshl.u32	q12, q2, #32-20
	veor.u32	q8, q8, q11
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	veor.u32	q8, q8, q12
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	vshr.u32	q11, q5, #19
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	vshl.u32	q12, q5, #32-19
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	veor.u32	q10, q10, q12
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	vshr.u32	q11, q10, #6
	vshl.u32	q13, q10, #32-6
	vadd.u32	q4, q4, q11

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	vshl.u32	q12, q8, #32-2
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	vshr.u32	q11, q2, #11
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	vadd.u32	q4, q4, q11

	vshr.u32	q11, q1, #11
	vshl.u32	q12, q1, #32-11
	veor.u32	q8, q1, q11
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	vshl.u32	q13, q10, #32-6
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	veor.u32	q10, q10, q9
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	vadd.u32	q9, q4, q10
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	vadd.u32	q4, q4, q0
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	vadd.u32	q7, q7, q11

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	vshr.u32	q11, q7, #19
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	vshr.u32	q11, q3, #11
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	veor.u32	q8, q8, q11
	vand.u32	q9, q9, q1
	veor.u32	q8, q8, q12
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