32b_single_cycle_cpu_single_page.circ

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  <lib desc="#Wiring" name="0"/>
  <lib desc="#Gates" name="1"/>
  <lib desc="#Plexers" name="2">
    <tool name="Multiplexer">
      <a name="enable" val="false"/>
    </tool>
    <tool name="Demultiplexer">
      <a name="enable" val="false"/>
    </tool>
  </lib>
  <lib desc="#Arithmetic" name="3"/>
  <lib desc="#Memory" name="4">
    <tool name="ROM">
      <a name="contents">addr/data: 8 8
0
</a>
    </tool>
  </lib>
  <lib desc="#I/O" name="5"/>
  <lib desc="#HDL-IP" name="6">
    <tool name="VHDL Entity">
      <a name="content">--------------------------------------------------------------------------------&#13;
-- HEIG-VD, institute REDS, 1400 Yverdon-les-Bains&#13;
-- Project :&#13;
-- File    :&#13;
-- Autor   :&#13;
-- Date    :&#13;
--&#13;
--------------------------------------------------------------------------------&#13;
-- Description :&#13;
--&#13;
--------------------------------------------------------------------------------&#13;
&#13;
library ieee;&#13;
  use ieee.std_logic_1164.all;&#13;
  --use ieee.numeric_std.all;&#13;
&#13;
entity VHDL_Component is&#13;
  port(&#13;
  ------------------------------------------------------------------------------&#13;
  --Insert input ports below&#13;
    horloge_i  : in  std_logic;                    -- input bit example&#13;
    val_i      : in  std_logic_vector(3 downto 0); -- input vector example&#13;
  ------------------------------------------------------------------------------&#13;
  --Insert output ports below&#13;
    max_o      : out std_logic;                    -- output bit example&#13;
    cpt_o      : out std_logic_Vector(3 downto 0)  -- output vector example&#13;
    );&#13;
end VHDL_Component;&#13;
&#13;
--------------------------------------------------------------------------------&#13;
--Complete your VHDL description below&#13;
architecture type_architecture of VHDL_Component is&#13;
&#13;
&#13;
begin&#13;
&#13;
&#13;
end type_architecture;&#13;
</a>
    </tool>
  </lib>
  <lib desc="#TCL" name="7">
    <tool name="TclGeneric">
      <a name="content">library ieee;&#13;
use ieee.std_logic_1164.all;&#13;
&#13;
entity TCL_Generic is&#13;
  port(&#13;
    --Insert input ports below&#13;
    horloge_i  : in  std_logic;                    -- input bit example&#13;
    val_i      : in  std_logic_vector(3 downto 0); -- input vector example&#13;
&#13;
	  --Insert output ports below&#13;
    max_o      : out std_logic;                    -- output bit example&#13;
    cpt_o      : out std_logic_Vector(3 downto 0)  -- output vector example&#13;
  );&#13;
end TCL_Generic;&#13;
</a>
    </tool>
  </lib>
  <lib desc="#Base" name="8">
    <tool name="Text Tool">
      <a name="text" val=""/>
      <a name="font" val="SansSerif plain 12"/>
      <a name="halign" val="center"/>
      <a name="valign" val="base"/>
    </tool>
  </lib>
  <lib desc="#BFH-Praktika" name="9"/>
  <main name="main"/>
  <options>
    <a name="gateUndefined" val="ignore"/>
    <a name="simlimit" val="1000"/>
    <a name="simrand" val="0"/>
    <a name="tickmain" val="half_period"/>
  </options>
  <mappings>
    <tool lib="8" map="Button2" name="Menu Tool"/>
    <tool lib="8" map="Button3" name="Menu Tool"/>
    <tool lib="8" map="Ctrl Button1" name="Menu Tool"/>
  </mappings>
  <toolbar>
    <tool lib="8" name="Poke Tool"/>
    <tool lib="8" name="Edit Tool"/>
    <tool lib="8" name="Text Tool">
      <a name="text" val=""/>
      <a name="font" val="SansSerif plain 12"/>
      <a name="halign" val="center"/>
      <a name="valign" val="base"/>
    </tool>
    <sep/>
    <tool lib="0" name="Pin"/>
    <tool lib="0" name="Pin">
      <a name="facing" val="west"/>
      <a name="output" val="true"/>
      <a name="labelloc" val="east"/>
    </tool>
    <tool lib="1" name="NOT Gate"/>
    <tool lib="1" name="AND Gate"/>
    <tool lib="1" name="OR Gate"/>
  </toolbar>
  <circuit name="main">
    <a name="circuit" val="main"/>
    <a name="clabel" val=""/>
    <a name="clabelup" val="east"/>
    <a name="clabelfont" val="SansSerif bold 16"/>
    <a name="circuitnamedbox" val="true"/>
    <a name="circuitvhdlpath" val=""/>
    <wire from="(1200,710)" to="(1310,710)"/>
    <wire from="(2360,610)" to="(2450,610)"/>
    <wire from="(1530,570)" to="(1530,600)"/>
    <wire from="(2510,380)" to="(2530,380)"/>
    <wire from="(2150,660)" to="(2170,660)"/>
    <wire from="(2520,720)" to="(2530,720)"/>
    <wire from="(2500,1340)" to="(2510,1340)"/>
    <wire from="(1750,790)" to="(1750,800)"/>
    <wire from="(2360,560)" to="(2370,560)"/>
    <wire from="(2320,1160)" to="(2330,1160)"/>
    <wire from="(2170,1330)" to="(2180,1330)"/>
    <wire from="(1310,350)" to="(1310,360)"/>
    <wire from="(40,1680)" to="(330,1680)"/>
    <wire from="(510,1470)" to="(510,1510)"/>
    <wire from="(1520,360)" to="(1530,360)"/>
    <wire from="(1400,1520)" to="(1410,1520)"/>
    <wire from="(1470,1150)" to="(1470,1200)"/>
    <wire from="(1970,1130)" to="(1980,1130)"/>
    <wire from="(2250,1290)" to="(2250,1300)"/>
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    <wire from="(1520,1260)" to="(1520,1450)"/>
    <wire from="(1920,1020)" to="(1920,1200)"/>
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    <wire from="(1880,80)" to="(1890,80)"/>
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    <wire from="(2320,650)" to="(2330,650)"/>
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    <wire from="(820,460)" to="(930,460)"/>
    <wire from="(40,810)" to="(40,840)"/>
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    <wire from="(1200,1070)" to="(1200,1250)"/>
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    <wire from="(1570,480)" to="(1570,660)"/>
    <wire from="(1820,790)" to="(1830,790)"/>
    <wire from="(780,1010)" to="(810,1010)"/>
    <wire from="(460,1230)" to="(460,1270)"/>
    <wire from="(710,710)" to="(780,710)"/>
    <wire from="(1570,840)" to="(1600,840)"/>
    <wire from="(780,910)" to="(780,960)"/>
    <wire from="(620,870)" to="(630,870)"/>
    <wire from="(1230,1150)" to="(1250,1150)"/>
    <wire from="(2360,1510)" to="(2450,1510)"/>
    <wire from="(1510,170)" to="(1510,190)"/>
    <wire from="(1210,90)" to="(1380,90)"/>
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    <wire from="(2780,590)" to="(2800,590)"/>
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    <wire from="(1000,350)" to="(1000,800)"/>
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    <wire from="(20,1000)" to="(70,1000)"/>
    <wire from="(1710,370)" to="(1710,380)"/>
    <wire from="(2360,1460)" to="(2370,1460)"/>
    <wire from="(2360,180)" to="(2370,180)"/>
    <wire from="(2320,780)" to="(2330,780)"/>
    <wire from="(380,1150)" to="(380,1230)"/>
    <wire from="(950,340)" to="(990,340)"/>
    <wire from="(480,600)" to="(480,1000)"/>
    <wire from="(2170,950)" to="(2180,950)"/>
    <wire from="(580,840)" to="(580,860)"/>
    <wire from="(1550,210)" to="(1550,220)"/>
    <wire from="(1310,1250)" to="(1310,1260)"/>
    <wire from="(1470,250)" to="(1480,250)"/>
    <wire from="(850,900)" to="(870,900)"/>
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    <wire from="(1270,1330)" to="(1280,1330)"/>
    <wire from="(1370,20)" to="(1370,400)"/>
    <wire from="(2230,890)" to="(2230,900)"/>
    <wire from="(2080,540)" to="(2090,540)"/>
    <wire from="(2050,190)" to="(2060,190)"/>
    <wire from="(1930,970)" to="(1930,1150)"/>
    <wire from="(590,1270)" to="(620,1270)"/>
    <wire from="(1800,260)" to="(1810,260)"/>
    <wire from="(930,460)" to="(1090,460)"/>
    <wire from="(1620,720)" to="(1630,720)"/>
    <wire from="(1820,1440)" to="(1820,1490)"/>
    <wire from="(1220,300)" to="(1250,300)"/>
    <wire from="(910,1610)" to="(920,1610)"/>
    <wire from="(340,680)" to="(920,680)"/>
    <wire from="(780,1160)" to="(790,1160)"/>
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    <wire from="(2560,1140)" to="(2580,1140)"/>
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    <wire from="(1620,1490)" to="(1630,1490)"/>
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    <wire from="(360,110)" to="(360,160)"/>
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    <wire from="(1800,1020)" to="(1820,1020)"/>
    <wire from="(2010,970)" to="(2100,970)"/>
    <wire from="(770,840)" to="(770,890)"/>
    <wire from="(2260,890)" to="(2360,890)"/>
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    <wire from="(720,470)" to="(720,540)"/>
    <wire from="(2210,600)" to="(2230,600)"/>
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    <wire from="(2320,1040)" to="(2330,1040)"/>
    <wire from="(2080,1440)" to="(2090,1440)"/>
    <wire from="(490,210)" to="(590,210)"/>
    <wire from="(1460,180)" to="(1470,180)"/>
    <wire from="(1470,1150)" to="(1480,1150)"/>
    <wire from="(470,200)" to="(560,200)"/>
    <wire from="(1380,360)" to="(1380,540)"/>
    <wire from="(570,880)" to="(590,880)"/>
    <wire from="(630,940)" to="(650,940)"/>
    <wire from="(1220,840)" to="(1220,1020)"/>
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    <wire from="(1940,920)" to="(1940,1100)"/>
    <wire from="(2050,1090)" to="(2060,1090)"/>
    <wire from="(1800,1160)" to="(1810,1160)"/>
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    <wire from="(2240,580)" to="(2240,720)"/>
    <wire from="(850,1150)" to="(880,1150)"/>
    <wire from="(1620,980)" to="(1630,980)"/>
    <wire from="(1660,380)" to="(1670,380)"/>
    <wire from="(1220,1200)" to="(1250,1200)"/>
    <wire from="(1810,200)" to="(1830,200)"/>
    <wire from="(1370,400)" to="(1390,400)"/>
    <wire from="(2360,480)" to="(2460,480)"/>
    <wire from="(1450,480)" to="(1470,480)"/>
    <wire from="(1660,430)" to="(1750,430)"/>
    <wire from="(2410,920)" to="(2440,920)"/>
    <wire from="(2590,1120)" to="(2600,1120)"/>
    <wire from="(2450,980)" to="(2460,980)"/>
    <wire from="(770,1190)" to="(810,1190)"/>
    <wire from="(2520,610)" to="(2520,660)"/>
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    </comp>
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    </comp>
    <comp lib="1" loc="(980,570)" name="OR Gate">
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    </comp>
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      <a name="text" val="Branch Comp"/>
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    <comp lib="8" loc="(651,340)" name="Text">
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    </comp>
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    </comp>
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    </comp>
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    </comp>
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    </comp>
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    </comp>
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    </comp>
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    </comp>
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    </comp>
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    </comp>
    <comp lib="0" loc="(1450,1200)" name="Bit Extender">
      <a name="in_width" val="1"/>
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    </comp>
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    </comp>
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    </comp>
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    </comp>
    <comp lib="4" loc="(2440,1230)" name="Register">
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    </comp>
    <comp lib="4" loc="(1390,1050)" name="Register">
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    </comp>
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    </comp>
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    </comp>
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    </comp>
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    </comp>
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    </comp>
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    </comp>
    <comp lib="1" loc="(2210,730)" name="AND Gate">
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    </comp>
    <comp lib="0" loc="(2500,260)" name="Bit Extender">
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    </comp>
    <comp lib="1" loc="(2210,550)" name="AND Gate">
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      <a name="size" val="30"/>
    </comp>
    <comp lib="1" loc="(2210,1270)" name="AND Gate">
      <a name="width" val="32"/>
      <a name="size" val="30"/>
    </comp>
    <comp lib="0" loc="(1250,1460)" name="Splitter">
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      <a name="appear" val="center"/>
    </comp>
    <comp lib="0" loc="(1250,250)" name="Splitter">
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    </comp>
    <comp lib="4" loc="(2090,870)" name="Register">
      <a name="width" val="32"/>
    </comp>
    <comp lib="1" loc="(2010,1150)" name="AND Gate">
      <a name="size" val="30"/>
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    </comp>
    <comp lib="1" loc="(2010,610)" name="AND Gate">
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    </comp>
    <comp lib="0" loc="(1450,480)" name="Bit Extender">
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    </comp>
    <comp lib="1" loc="(1890,180)" name="OR Gate">
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      <a name="size" val="30"/>
    </comp>
    <comp lib="0" loc="(1950,560)" name="Splitter">
      <a name="fanout" val="5"/>
      <a name="incoming" val="5"/>
      <a name="appear" val="center"/>
    </comp>
    <comp lib="1" loc="(2360,560)" name="AND Gate">
      <a name="size" val="30"/>
      <a name="inputs" val="5"/>
      <a name="negate0" val="true"/>
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