[miniRV-1_Design] RISC-V架构CPU设计

项目简介

计算机设计与实践实验课，RISC-V子集miniRV-1的CPU设计

单周期CPU设计、流水线CPU设计

实验指导书网页

trace 测试网页

环境搭建

• vivado
• verilog
• trace 比对使用虚拟机(linux)

项目文件夹说明

• design_file: 设计文件，包括数据通路表、数据通路框图、指令集等
• download_test: 已经综合过的 IROM 和 DRAM IP 核，测试用的
• image: 展示的图片
• ex1: 这是实验一的内容。RISC-V 汇编程序
• ex2: 这是实验二的内容。RISC-V 单周期 CPU 设计
  • lab2: 实验二的工程文件夹，可用 vivado 直接打开综合上板
  • lab2_src_for_vm: 实验二用于 trace 比对的源代码
• ex3: 这是实验三的内容。RISC-V 五级流水线CPU设计
  • lab3: 实验三的工程文件夹，可用 vivado 直接打开综合上板
  • lab3_src_for_vm: 实验三用于 trace 比对的源代码

使用说明

• 实验一中，通过 logisim 实验了一个 RISC-V 架构的 CPU，通过给 IROM 写机器码可以仿真

• 实验二中实现了单周期 miniRV-1 的 CPU，CPU 频率为 25 MHz（应该可以再往上提一点），用vivado打开后可以直接综合上板。trace 比对部分，直接将文件夹中源代码复制粘贴到虚拟机的 mycpu 文件夹中即可 make

• 实验三实现了五级流水线的 miniRV-1 的 CPU，CPU 频率为 70 MHz（感觉已经比较极限了，具体数据见下图），使用方法同实验二。

  

引用

• image_1.jpg: 引用自百度图片，如有侵权请联系 - 原网址

感谢

感谢实验中心老师的指导！