提高您的Verilog设计工作效率！
- 该仓库使用 正则表达式 解析Verilog语法(也就是做Parsing ), 使用如Bison的语法检查器生成器更加自然.Verilog语法检查器已有不少开源项目,项目放弃维护Verilog Parsing模块.
- Verilog层次可视化化已有Verilog-DOT,Pyverilog等实现
在阅读HDL代码时，总想着要是可以 像Vivado的Block Design查看模块间的连线 就好了呀！
最初的构想只是想写一个类似Vivado的Block Design可视化工具，后来发展为辅助Verilog编程的自动化脚本工具箱,关于项目更多的设想可以看这里
目前工具尚不支持单文件内定义多模块的写法
门级网表的可视化可以参考yosys
- （半）自动生成模块文档
- （半）自动生成Testbench
- 查看模块层次结构 (doing)
- 查看模块互联结构 (doing)
测试环境 Python 3.10 / Ubuntu 22.04
先切换到仓库目录
安装环境（目前还没有依赖环境）
pip install -r requirements.txt
查看帮助
python bi.py --help
或者您可以将项目目录添加至环境变量，并修改bi.py开头的#!/usr/bin/python3制定使用的python解释器，之后便可在任意位置调用该脚本
即
bi.py --help