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<?xml version="1.0" encoding="UTF-8"?>
<!-- Product Version: Vivado v2017.4 (64-bit) -->
<!-- -->
<!-- Copyright 1986-2017 Xilinx, Inc. All Rights Reserved. -->
<Project Version="7" Minor="35" Path="C:/Users/jerry/OneDrive/ProjectsFolder/cs202/vivado/final sim all pass dup/.Xil/Vivado-7300-JERRYLU-LAPTOP/PrjAr/_X_/final_lab.xpr">
<DefaultLaunch Dir="$PRUNDIR"/>
<Configuration>
<Option Name="Id" Val="1eb7de917f9242b4b0a0b3f561d0decc"/>
<Option Name="Part" Val="xc7a100tfgg484-1"/>
<Option Name="CompiledLibDir" Val="$PCACHEDIR/compile_simlib"/>
<Option Name="CompiledLibDirXSim" Val=""/>
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<Option Name="CompiledLibDirIES" Val="$PCACHEDIR/compile_simlib/ies"/>
<Option Name="CompiledLibDirXcelium" Val="$PPRDIR/../../../../final_lab.cache/compile_simlib/xcelium"/>
<Option Name="CompiledLibDirVCS" Val="$PCACHEDIR/compile_simlib/vcs"/>
<Option Name="CompiledLibDirRiviera" Val="$PCACHEDIR/compile_simlib/riviera"/>
<Option Name="CompiledLibDirActivehdl" Val="$PCACHEDIR/compile_simlib/activehdl"/>
<Option Name="BoardPart" Val=""/>
<Option Name="ActiveSimSet" Val="sim_1"/>
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<Option Name="IPUserFilesDir" Val="$PIPUSERFILESDIR"/>
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<Option Name="WTIesExportSim" Val="14"/>
<Option Name="WTVcsExportSim" Val="14"/>
<Option Name="WTRivieraExportSim" Val="14"/>
<Option Name="WTActivehdlExportSim" Val="14"/>
<Option Name="GenerateIPUpgradeLog" Val="TRUE"/>
<Option Name="XSimRadix" Val="hex"/>
<Option Name="XSimTimeUnit" Val="ns"/>
<Option Name="XSimArrayDisplayLimit" Val="1024"/>
<Option Name="XSimTraceLimit" Val="65536"/>
<Option Name="SimTypes" Val="rtl"/>
</Configuration>
<FileSets Version="1" Minor="31">
<FileSet Name="sources_1" Type="DesignSrcs" RelSrcDir="$PSRCDIR/sources_1">
<Filter Type="Srcs"/>
<File Path="$PSRCDIR/sources_1/imports/vivado/lab12/lab12.srcs/sources_1/new/Ifetc32.v">
<FileInfo>
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<Attr Name="UsedIn" Val="simulation"/>
</FileInfo>
</File>
<File Path="$PSRCDIR/sources_1/imports/vivado/lab13_2/lab13_2.srcs/sources_1/new/control32.v">
<FileInfo>
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<Attr Name="ImportTime" Val="1557749240"/>
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</FileInfo>
</File>
<File Path="$PSRCDIR/sources_1/imports/vivado/lab13_2/lab13_2.srcs/sources_1/new/dmemory32.v">
<FileInfo>
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<File Path="$PSRCDIR/sources_1/imports/vivado/lab11/lab11.srcs/sources_1/new/executs32.v">
<FileInfo>
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<FileInfo>
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<FileInfo>
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<FileInfo SFType="SVerilog">
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<FileInfo SFType="SVerilog">
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<FileInfo SFType="SVerilog">
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<File Path="$PSRCDIR/sources_1/new/cpu_debugd.v">
<FileInfo SFType="SVerilog">
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</File>
<File Path="$PSRCDIR/sources_1/ip/prgrom/prgmip32.coe">
<FileInfo>
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</File>
<File Path="$PSRCDIR/sources_1/ip/RAM/dmem32.coe">
<FileInfo>
<Attr Name="ImportPath" Val="$PPRDIR/../../../../final_lab.srcs/sources_1/ip/RAM/dmem32.coe"/>
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</File>
<File Path="$PSRCDIR/sources_1/new/testcase1/prgmip32.coe">
<FileInfo>
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</FileInfo>
</File>
<File Path="$PSRCDIR/sources_1/new/testcase1/dmem32.coe">
<FileInfo>
<Attr Name="ImportPath" Val="$PPRDIR/../../../../final_lab.srcs/sources_1/new/testcase1/dmem32.coe"/>
<Attr Name="ImportTime" Val="1528742759"/>
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</FileInfo>
</File>
<File Path="$PPRDIR/archive_project_summary.txt"/>
<Config>
<Option Name="DesignMode" Val="RTL"/>
<Option Name="TopModule" Val="cpu"/>
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</Config>
</FileSet>
<FileSet Name="constrs_1" Type="Constrs" RelSrcDir="$PSRCDIR/constrs_1">
<Filter Type="Constrs"/>
<File Path="$PSRCDIR/constrs_1/new/cpu_minisys.xdc">
<FileInfo>
<Attr Name="ImportPath" Val="$PPRDIR/../../../../final_lab.srcs/constrs_1/new/cpu_minisys.xdc"/>
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</File>
<Config>
<Option Name="TargetConstrsFile" Val="$PSRCDIR/constrs_1/new/cpu_minisys.xdc"/>
<Option Name="ConstrsType" Val="XDC"/>
</Config>
</FileSet>
<FileSet Name="sim_1" Type="SimulationSrcs" RelSrcDir="$PSRCDIR/sim_1">
<Filter Type="Srcs"/>
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<FileInfo SFType="SVerilog">
<Attr Name="ImportPath" Val="$PPRDIR/../../../../final_lab.srcs/sim_1/new/minisys_sim_debug.v"/>
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</File>
<File Path="$PSRCDIR/sim_1/new/minisys_sim.v">
<FileInfo>
<Attr Name="AutoDisabled" Val="1"/>
<Attr Name="ImportPath" Val="$PPRDIR/../../../../final_lab.srcs/sim_1/new/minisys_sim.v"/>
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</FileInfo>
</File>
<Config>
<Option Name="DesignMode" Val="RTL"/>
<Option Name="TopModule" Val="minisys_sim_debug"/>
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<Option Name="xsim.simulate.runtime" Val="60000ns"/>
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</FileSet>
<FileSet Name="cpuclk" Type="BlockSrcs" RelSrcDir="$PSRCDIR/cpuclk">
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<FileInfo>
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<Attr Name="ImportTime" Val="1558612397"/>
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</FileInfo>
</File>
<Config>
<Option Name="TopModule" Val="cpuclk"/>
<Option Name="UseBlackboxStub" Val="1"/>
</Config>
</FileSet>
<FileSet Name="RAM" Type="BlockSrcs" RelSrcDir="$PSRCDIR/RAM">
<File Path="$PSRCDIR/sources_1/ip/RAM/RAM.xci">
<FileInfo>
<Attr Name="ImportPath" Val="$PPRDIR/../../../../final_lab.srcs/sources_1/ip/RAM/RAM.xci"/>
<Attr Name="ImportTime" Val="1558960244"/>
<Attr Name="UsedIn" Val="synthesis"/>
<Attr Name="UsedIn" Val="implementation"/>
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</FileInfo>
</File>
<Config>
<Option Name="TopModule" Val="RAM"/>
<Option Name="UseBlackboxStub" Val="1"/>
</Config>
</FileSet>
<FileSet Name="prgrom" Type="BlockSrcs" RelSrcDir="$PSRCDIR/prgrom">
<File Path="$PSRCDIR/sources_1/ip/prgrom/prgrom.xci">
<FileInfo>
<Attr Name="ImportPath" Val="$PPRDIR/../../../../final_lab.srcs/sources_1/ip/prgrom/prgrom.xci"/>
<Attr Name="ImportTime" Val="1558960244"/>
<Attr Name="UsedIn" Val="synthesis"/>
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</FileInfo>
</File>
<Config>
<Option Name="TopModule" Val="prgrom"/>
<Option Name="UseBlackboxStub" Val="1"/>
</Config>
</FileSet>
</FileSets>
<Simulators>
<Simulator Name="XSim">
<Option Name="Description" Val="Vivado Simulator"/>
<Option Name="CompiledLib" Val="0"/>
</Simulator>
<Simulator Name="ModelSim">
<Option Name="Description" Val="ModelSim Simulator"/>
</Simulator>
<Simulator Name="Questa">
<Option Name="Description" Val="Questa Advanced Simulator"/>
</Simulator>
<Simulator Name="Riviera">
<Option Name="Description" Val="Riviera-PRO Simulator"/>
</Simulator>
<Simulator Name="ActiveHDL">
<Option Name="Description" Val="Active-HDL Simulator"/>
</Simulator>
</Simulators>
<Runs Version="1" Minor="10">
<Run Id="synth_1" Type="Ft3:Synth" SrcSet="sources_1" Part="xc7a100tfgg484-1" ConstrsSet="constrs_1" Description="Vivado Synthesis Defaults" WriteIncrSynthDcp="false" State="current" Dir="$PRUNDIR/synth_1" IncludeInArchive="true">
<Strategy Version="1" Minor="2">
<StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2017"/>
<Step Id="synth_design"/>
</Strategy>
<GeneratedRun Dir="$PRUNDIR" File="gen_run.xml"/>
<ReportStrategy Name="Vivado Synthesis Default Reports" Flow="Vivado Synthesis 2017"/>
<Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
</Run>
<Run Id="cpuclk_synth_1" Type="Ft3:Synth" SrcSet="cpuclk" Part="xc7a100tfgg484-1" ConstrsSet="cpuclk" Description="Vivado Synthesis Defaults" WriteIncrSynthDcp="false" Dir="$PRUNDIR/cpuclk_synth_1" IncludeInArchive="true">
<Strategy Version="1" Minor="2">
<StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2017"/>
<Step Id="synth_design"/>
</Strategy>
<GeneratedRun Dir="$PRUNDIR" File="gen_run.xml"/>
<ReportStrategy Name="Vivado Synthesis Default Reports" Flow="Vivado Synthesis 2017"/>
<Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
</Run>
<Run Id="RAM_synth_1" Type="Ft3:Synth" SrcSet="RAM" Part="xc7a100tfgg484-1" ConstrsSet="RAM" Description="Vivado Synthesis Defaults" WriteIncrSynthDcp="false" Dir="$PRUNDIR/RAM_synth_1" IncludeInArchive="true">
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<StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2017"/>
<Step Id="synth_design"/>
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<ReportStrategy Name="Vivado Synthesis Default Reports" Flow="Vivado Synthesis 2017"/>
<Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
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<Run Id="prgrom_synth_1" Type="Ft3:Synth" SrcSet="prgrom" Part="xc7a100tfgg484-1" ConstrsSet="prgrom" Description="Vivado Synthesis Defaults" WriteIncrSynthDcp="false" Dir="$PRUNDIR/prgrom_synth_1" IncludeInArchive="true">
<Strategy Version="1" Minor="2">
<StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2017"/>
<Step Id="synth_design"/>
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<GeneratedRun Dir="$PRUNDIR" File="gen_run.xml"/>
<ReportStrategy Name="Vivado Synthesis Default Reports" Flow="Vivado Synthesis 2017"/>
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<Run Id="impl_1" Type="Ft2:EntireDesign" Part="xc7a100tfgg484-1" ConstrsSet="constrs_1" Description="Default settings for Implementation." WriteIncrSynthDcp="false" State="current" Dir="$PRUNDIR/impl_1" SynthRun="synth_1" IncludeInArchive="true">
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<Run Id="cpuclk_impl_1" Type="Ft2:EntireDesign" Part="xc7a100tfgg484-1" ConstrsSet="cpuclk" Description="Default settings for Implementation." WriteIncrSynthDcp="false" SynthRun="cpuclk_synth_1" IncludeInArchive="false">
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<ReportStrategy Name="Vivado Implementation Default Reports" Flow="Vivado Implementation 2017"/>
<Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
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<Run Id="RAM_impl_1" Type="Ft2:EntireDesign" Part="xc7a100tfgg484-1" ConstrsSet="RAM" Description="Default settings for Implementation." WriteIncrSynthDcp="false" SynthRun="RAM_synth_1" IncludeInArchive="false">
<Strategy Version="1" Minor="2">
<StratHandle Name="Vivado Implementation Defaults" Flow="Vivado Implementation 2017"/>
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<Step Id="opt_design"/>
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<ReportStrategy Name="Vivado Implementation Default Reports" Flow="Vivado Implementation 2017"/>
<Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
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<Run Id="prgrom_impl_1" Type="Ft2:EntireDesign" Part="xc7a100tfgg484-1" ConstrsSet="prgrom" Description="Default settings for Implementation." WriteIncrSynthDcp="false" SynthRun="prgrom_synth_1" IncludeInArchive="false">
<Strategy Version="1" Minor="2">
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