GitHub - kosmar2011/riscv: Naive RISC-V Implementation in SystemVerilog

RISC-V Implementation in SystemVerilog by Kostas Marthoglou and Manos Mpampis

Project for VLSI Systems Course by George Dimitrakopoulos

Name		Name	Last commit message	Last commit date
Latest commit History 4 Commits
ALU.sv		ALU.sv
CONTROL.sv		CONTROL.sv
DataMemory.sv		DataMemory.sv
DataPath.sv		DataPath.sv
DataPath_tb.sv		DataPath_tb.sv
Decode.sv		Decode.sv
Execute.sv		Execute.sv
Fetch.sv		Fetch.sv
ForwardingUnit.sv		ForwardingUnit.sv
HazardDetection.sv		HazardDetection.sv
ImmGen.sv		ImmGen.sv
InstructionMem.sv		InstructionMem.sv
J_inst_module.sv		J_inst_module.sv
MUX_ZERO.sv		MUX_ZERO.sv
Memory.sv		Memory.sv
PC.sv		PC.sv
README.md		README.md
WriteBack.sv		WriteBack.sv
pipe1.sv		pipe1.sv
pipe2.sv		pipe2.sv
pipe3.sv		pipe3.sv
pipe4.sv		pipe4.sv
registers.sv		registers.sv
shift_ExecuteADD.sv		shift_ExecuteADD.sv

Provide feedback