Test more variants

tests/test_verilog/gold/test_int_literal_mod0.v

@@ -0,0 +1,6 @@
+module mod0 #(parameter KRATOS_INSTANCE_ID = 32'h0)
+(
+    input I
+);
+
+endmodule   // mod

tests/test_verilog/gold/test_int_literal_mod1.v

@@ -0,0 +1,6 @@
+module mod1 #(parameter KRATOS_INSTANCE_ID = 'h1)
+(
+    input I
+);
+
+endmodule   // mod

tests/test_verilog/gold/test_int_literal_mod2.v

@@ -0,0 +1,6 @@
+module mod2 #(parameter KRATOS_INSTANCE_ID = 24'd2)
+(
+    input I
+);
+
+endmodule   // mod

tests/test_verilog/gold/test_int_literal_mod3.v

@@ -0,0 +1,6 @@
+module mod3 #(parameter KRATOS_INSTANCE_ID = 16'b1)
+(
+    input I
+);
+
+endmodule   // mod

tests/test_verilog/gold/test_int_literal_mod4.v

@@ -0,0 +1,6 @@
+module mod4 #(parameter KRATOS_INSTANCE_ID = 13'o7)
+(
+    input I
+);
+
+endmodule   // mod

tests/test_verilog/gold/test_int_literal_mod5.v

@@ -0,0 +1,6 @@
+module mod5 #(parameter KRATOS_INSTANCE_ID = 17)
+(
+    input I
+);
+
+endmodule   // mod

tests/test_verilog/test_from_file.py

@@ -250,6 +250,12 @@ def test_int_literal():
 
     mods = m.DefineFromVerilog(verilog)
 
+    for mod in mods:
+        m.compile(f"build/test_int_literal_{mod.name}", mod, output="verilog")
+        assert m.testing.check_files_equal(
+            __file__, f"build/test_int_literal_{mod.name}.v",
+            f"gold/test_int_literal_{mod.name}.v")
+
     class Top(m.Circuit):
         IO = ["I", m.In(m.Bit)]
         @classmethod