2020-roife的概览
2019-BUAA-Wander的概览
2019-tongtao的概览
2018-aptx1231的概览
2018-wancong3的概览
Learning basics of the circuit, the Verilog HDL, and the MIPS assembly Language
from FutureXiang in 2018
Pre目的是为了让大家熟悉上机的环境，
简单的说，就是
适应教室的垃圾电脑、网络延迟还有上机的流程
逻辑电路-进制转换
状态机-基因序列检测
字符串大小写转换
P0、P1要重点掌握Moore型和Mealy型状态机的搭法，同步复位和异步复位的区别要重点区分开
from WZK in 2019
Simple circuits and the Finite-State Machine in Logisim.
from FutrureXiang in 2018
CRC
GRF
Navigation
Regex
float（附加题）
2020-P0课下解析
CRC
4-bit ALU
GRF
Regex
2019-P0课下解析
有限状态机-摆渡车（必做）
逻辑电路-分数计算（必做）
md5加密（人上人选做）
forgotten（人上人选做）
2020-P0课上回忆
有限状态机-售货机（必做）
逻辑电路-逻辑左移（必做）
逻辑电路-浮点数（人上人选做）
2019-P0课上解析
P0、P1要重点掌握Moore型和Mealy型状态机的搭法，同步复位和异步复位的区别要重点区分开
from WZK in 2019
Simple circuits and the Finite-State Machine in Verilog.
from FutureXiang in 2018
splitter
alu
ext
gray_code
string，表达式处理
BlockChecker，相当于左右括号匹配检查
2020-P1课下解析
逻辑电路-投票记分（三选二）
有限状态机-炒东西（三选二）
有限状态机-日期合法性检查（三选二）
有限状态机-用户名合法性检查（人上人选做）
2020-P1课上回忆
逻辑电路-不用“＞”、“＜”比较四位数大小（三选二）
有限状态机-售货机（三选二）
有限状态机-forgotten（三选二）
2019-P1课上解析
P2要掌握递归的方法，锻炼翻译C语言的能力。
from WZK in 2019
MIPS the assembly language
from FutureXiang in 2018
矩阵乘法
回文串判断
矩阵卷积
全排列C代码翻译
01迷宫（附加题）
高精度阶乘（附加题）
2020-P2课下解析
素数判断（三选二）
约瑟夫环（三选二）
快速排序C代码翻译（三选二）
帮助小明de回文串判断的bug（附加题）
2020-P2课上回忆
斐波那契（三选二）
汉诺塔C代码翻译（三选二）
高精度乘法（三选二）
2019-P2课上解析
Single Cycle CPU in Logisim
from FutureXiang in 2018
用Logisim实现单周期32CPU，支持MIPS指令集中的
{addu, subu, lw, sw, beq, lui, ori, nop}
指令
2020-P3课下解析
添加balr（三选二）
添加wsbh（三选二）
forgotten（三选二）
2020-P3课上测评回忆
添加jal（三选二）
添加clo（三选二）
添加lbu（三选二）
2019-P3课上测评回忆
简短提示：clo要用Bit Finder，lbu要交换接口位置。
可以参照MARS中help中的hit
Single Cycle CPU in Verilog, supporting 10+ MIPS instructions.
From FutureXiang in 2018
用Verilog实现单周期32位CPU，支持MIPS指令集中的
{addu, subu, lw, sw, beq, lui, ori, nop} 指令
2020-P4课下解析
第一次：
bsoal（三选二）
xor（三选二）
swrr（三选二）（DM写入时，输出要求“字对齐”）
第二次：
bszeal（三选二）
xor（三选二）
lah（三选二）
jalr（三选二）
rotrv（三选二）
lwl（三选二）
5-Stage Pipeline CPU in Verilog, supporting 10+ MIPS instructions(2018)
第一次：
cco（三选二）
bgezall（三选二）
lwso（三选二）
2020-P5第一次课上测评回忆
第二次：
cmco（三选二）
blezalc（三选二）
lrm（三选二）
2020-P5第二次课上测评回忆
bgezalr
clz
lwpl
5-Stage Pipeline CPU in Verilog, handling with Exception and Interrupt given by Timers, supporting 10+ MIPS instructions(2018)
第一次
blezalc（必做）
multc（二选一）
lwld（二选一）
2020-P6第一次课上测评回忆
第二次
bgezlar（必做）
msub（二选一）
lhs（二选一）
2020-P6第二次课上测评回忆
bgezalc
madd
lwso
5-Stage Pipeline CPU in Verilog, handling with Exception and Interrupt given by Timers, supporting 50+ MIPS instructions.(2018)
现场强测
To synthesis and load P7 on a FPGA.(2018)
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感谢wzk、Wander等学长对题目的回忆
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在此谢谢我的助教ssh、fdh、kxh以及所有助教，你们辛苦了
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感谢所有在互联网上分享经验的贡献者，sharing is caring.