How to avoid lathes?

   语法正确的代码不一定会产生合理的电路，（Flip-Flop + logic circuit）。Verilog会保证输出不会有改变，这意味着
会产生一个latch来锁定现在电路的状态。Combinational logic不会苏定任何状态。组合电路必须有一个分配给所有条件下素有输出的值。
意味着总是需要else子句或分配给输出的默认值。


但是，FPGA中综合出锁存器，具有如下几种危害：

1). 对毛刺敏感，不能异步复位，所以上电以后处于不确定的状态；

2). Latch会使静态时序分析变得非常复杂；

3). 在PLD芯片中，基本的单元是由查找表和触发器组成的，若生成锁存器反而需要更多的资源。

因此在设计的过程中，应该避免综合出锁存器。锁存器的功能可以用组合逻辑电路和触发器替代。

产生锁存器的原因包括：

1. case语句 2.if...else if...语句 3. always@(...)语句

解决方法是：对于case语句，要添加default情况，if...else if...语句一定要在最后有个else，always@(...)语句中，在右边参与赋值，
而又不在敏感信号列表里面的信号，在综合的时候都可能被综合出锁存器。

https://zhuanlan.zhihu.com/p/36484225