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chapter3

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PacoReinaCampo edited this page Jun 15, 2024 · 13 revisions

PROJECTS

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ARCHITECTURE

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class traditional_classes {
   private:
      int number_pu;
      int number_soc;
      int number_mpsoc;

   public:
      void traditional_method_0();  // method 0
      void traditional_method_1();  // method 1
      void traditional_method_2();  // method 2
      void traditional_method_3();  // method 3
};

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Philosophers Traditional

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class traditional_philosophers : private traditional_classes {
   private:
      int number_p_pu;
      int number_p_soc;
      int number_p_mpsoc;

   public:
      void traditional_method_p0();  // method 0
      void traditional_method_p1();  // method 1
      void traditional_method_p2();  // method 2
      void traditional_method_p3();  // method 3
};

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Perceptron Neural Network

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MPSoC-PNN

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Feedforward Neural Network

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SoC-FNN

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MPSoC-FNN

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Long Short Term Memory Neural Network

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SoC-LSTM

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MPSoC-LSTM

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Neural Turing Machine Neural Network

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SoC-NTM

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MPSoC-NTM

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Differentiable Neural Computer Neural Network

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MPSoC-DNC

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Attention Neural Network

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SoC-ANN

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MPSoC-ANN

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Soldiers Traditional

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class traditional_soldiers : private traditional_classes {
   private:
      int number_s_pu;
      int number_s_soc;
      int number_s_mpsoc;

   public:
      void traditional_method_s0();  // method 0
      void traditional_method_s1();  // method 1
      void traditional_method_s2();  // method 2
      void traditional_method_s3();  // method 3
};

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Perceptron Neural Network

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Feedforward Neural Network

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Long Short Term Memory Neural Network

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PU-LSTM

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Neural Turing Machine Neural Network

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Differentiable Neural Computer Neural Network

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SoC-DNC

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MPSoC-DNC

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Attention Neural Network

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PU-ANN

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SoC-ANN

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Workers Traditional

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class traditional_workers : private traditional_classes {
   private:
      int number_w_pu;
      int number_w_soc;
      int number_w_mpsoc;

   public:
      void traditional_method_w0();  // method 0
      void traditional_method_w1();  // method 1
      void traditional_method_w2();  // method 2
      void traditional_method_w3();  // method 3
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Perceptron Neural Network

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Feedforward Neural Network

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Long Short Term Memory Neural Network

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SoC-LSTM

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Neural Turing Machine Neural Network

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Differentiable Neural Computer Neural Network

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SoC-DNC

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MPSoC-DNC

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Attention Neural Network

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PU-ANN

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SoC-ANN

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MPSoC-ANN

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INSTRUCTIONS

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prefix isa width alpha code instruction width extension description
rv 32 i 32 RV32I Base Integer Instruction Set
rv 64 i 32 RV64I Base Integer Instruction Set (+ RV32I)
rv 128 i 32 RV128I Base Integer Instruction Set (+ RV64I)
rv 32 m 32 RV32M Standard Extension for Integer Multiply and Divide
rv 64 m 32 RV64M Standard Extension for Integer Multiply and Divide (+ RV32M)
rv 128 m 32 RV128M Standard Extension for Integer Multiply and Divide (+ RV64M)
rv 32 a 32 RV32A Standard Extension for Atomic Instructions
rv 64 a 32 RV64A Standard Extension for Atomic Instructions (+ RV32A)
rv 128 a 32 RV128A Standard Extension for Atomic Instructions (+ RV64A)
rv 32 f 32 RV32F Standard Extension for Single-Precision Floating-Point
rv 64 f 32 RV64F Standard Extension for Single-Precision Floating-Point (+ RV32F)
rv 128 f 32 RV128F Standard Extension for Single-Precision Floating-Point (+ RV64F)
rv 32 d 32 RV32D Standard Extension for Double-Precision Floating-Point
rv 64 d 32 RV64D Standard Extension for Double-Precision Floating-Point (+ RV32D)
rv 128 d 32 RV128D Standard Extension for Double-Precision Floating-Point (+ RV64D)
rv 32 q 32 RV32Q Standard Extension for Quadruple-Precision Floating-Point
rv 64 q 32 RV64Q Standard Extension for Quadruple-Precision Floating-Point (+ RV32Q)
rv 128 q 32 RV128Q Standard Extension for Quadruple-Precision Floating-Point (+ RV64Q)
rv 32 c 16 RV32C Standard Extension for Compressed Instructions
rv 64 c 16 RV64C Standard Extension for Compressed Instructions (+ RV32C)
rv 128 c 16 RV128C Standard Extension for Compressed Instructions (+ RV64C)
rv 32 s 32 RV32S Standard Extension for Supervisor-level Instructions
rv 64 s 32 RV64S Standard Extension for Supervisor-level Instructions (+ RV32S)
rv 128 s 32 RV128S Standard Extension for Supervisor-level Instructions (+ RV64S)
rv 32 h 32 RV32H Standard Extension for Hypervisor-level Instructions
rv 64 h 32 RV64H Standard Extension for Hypervisor-level Instructions (+ RV32H)
rv 128 h 32 RV128H Standard Extension for Hypervisor-level Instructions (+ RV64H)
rv 32 m 32 RV32M Standard Extension for Machine-level Instructions
rv 64 m 32 RV64M Standard Extension for Machine-level Instructions (+ RV32M)
rv 128 m 32 RV128M Standard Extension for Machine-level Instructions (+ RV64M)
rv 32 p 32 RV32P Standard Extension for Packed SIMD Instructions
rv 64 p 32 RV64P Standard Extension for Packed SIMD Instructions (+ RV32P)
rv 128 p 32 RV128P Standard Extension for Packed SIMD Instructions (+ RV64P)
rv 32 v 32 RV32V Standard Extension for Vector Operations
rv 64 v 32 RV64V Standard Extension for Vector Operations (+ RV32V)
rv 128 v 32 RV128V Standard Extension for Vector Operations (+ RV64V)
rv 32 t 32 RV32T Standard Extension for Transactional Memory
rv 64 t 32 RV64T Standard Extension for Transactional Memory (+ RV32T)
rv 128 t 32 RV128T Standard Extension for Transactional Memory (+ RV64T)
rv 32 rmath 32 RV32RMATH Standard Extension for Real Math
rv 64 rmath 32 RV64RMATH Standard Extension for Real Math (+ RV32RMATH)
rv 128 rmath 32 RV128RMATH Standard Extension for Real Math (+ RV64RMATH)
rv 32 cmath 32 RV32CMATH Standard Extension for Complex Math
rv 64 cmath 32 RV64CMATH Standard Extension for Complex Math (+ RV32CMATH)
rv 128 cmath 32 RV128CMATH Standard Extension for Complex Math (+ RV64CMATH)
rv 32 ralg 32 RV32RALG Standard Extension for Real Linear Algebra
rv 64 ralg 32 RV64RALG Standard Extension for Real Linear Algebraa (+ RV32RALG)
rv 128 ralg 32 RV128RALG Standard Extension for Real Linear Algebra (+ RV64RALG)
rv 32 calg 32 RV32CALG Standard Extension for Complex Linear Algebra
rv 64 calg 32 RV64CALG Standard Extension for Complex Linear Algebra (+ RV32CALG)
rv 128 calg 32 RV128CALG Standard Extension for Complex Linear Algebra (+ RV64CALG)
rv 32 rnn 32 RV32RNN Expanded Extension for Real Neural Network
rv 64 rnn 32 RV64RNN Expanded Extension for Real Neural Network (+ RV32RNN)
rv 128 rnn 32 RV128RNN Expanded Extension for Real Neural Network (+ RV64RNN)
rv 32 cnn 32 RV32CNN Expanded Extension for Complex Neural Network
rv 64 cnn 32 RV64CNN Expanded Extension for Complex Neural Network (+ RV32CNN)
rv 128 cnn 32 RV128CNN Expanded Extension for Complex Neural Network (+ RV64CNN)
: Instruction Set Extensions

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Perceptron Neural Network

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PU-PNN

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SoC-PNN

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MPSoC-PNN

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Feedworward Neural Network

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PU-FNN

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SoC-FNN

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MPSoC-FNN

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Long Short Term Memory Neural Network

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PU-LSTM

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SoC-LSTM

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MPSoC-LSTM

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Neural Turing Machine Neural Network

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PU-NTM

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SoC-NTM

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MPSoC-NTM

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Differentiable Neural Computer Neural Network

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PU-DNC

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SoC-DNC

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MPSoC-DNC

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Attention Neural Network

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PU-ANN

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type:

source BUILD-x86
./PU-x86.run

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type:

source BUILD-RISCV
spike pk PU-riscv.elf

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SoC-ANN

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type:

source BUILD-x86
./SoC-x86.run

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type:

source BUILD-RISCV
spike pk SoC-riscv.elf

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MPSoC-ANN

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type:

source BUILD-x86
./MPSoC-x86.run

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type:

source BUILD-RISCV
spike pk MPSoC-riscv.elf

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INTERFACE

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Instruction Cache

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Instruction Inputs/Outputs AMBA4 AXI-Lite Bus

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Signals of the Read and Write Address channels

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Write Port Read Port Size Direction Description
AWID ARID AXI_ID_WIDTH Output Address ID, to identify multiple streams
AWADDR ARADDR AXI_ADDR_WIDTH Output Address of the first beat of the burst
AWLEN ARLEN 8 Output Number of beats inside the burst
AWSIZE ARSIZE 3 Output Size of each beat
AWBURST ARBURST 2 Output Type of the burst
AWLOCK ARLOCK 1 Output Lock type, to provide atomic operations
AWCACHE ARCACHE 4 Output Memory type, progress through the system
AWPROT ARPROT 3 Output Protection type
AWQOS ARQOS 4 Output Quality of Service of the transaction
AWREGION ARREGION 4 Output Region identifier, physical to logical
AWUSER ARUSER AXI_USER_WIDTH Output User-defined data
AWVALID ARVALID 1 Output xVALID handshake signal
AWREADY ARREADY 1 Input xREADY handshake signal
:Signals of the Read and Write Address channels

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Signals of the Read and Write Data channels

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Write Port Read Port Size Direction Description
WID RID AXI_ID_WIDTH Output Data ID, to identify multiple streams
WDATA RDATA AXI_DATA_WIDTH Output Read/Write data
-- RRESP 2 Output Read response, current RDATA status
WSTRB -- AXI_STRB_WIDTH Output Byte strobe, WDATA signal
WLAST RLAST 1 Output Last beat identifier
WUSER RUSER AXI_USER_WIDTH Output User-defined data
WVALID RVALID 1 Output xVALID handshake signal
WREADY RREADY 1 Input xREADY handshake signal
:Signals of the Read and Write Data channels

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Signals of the Write Response channel

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Write Port Size Direction Description
BID AXI_ID_WIDTH Input Write response ID, to identify multiple streams
BRESP 2 Input Write response, to specify the burst status
BUSER AXI_USER_WIDTH Input User-defined data
BVALID 1 Input xVALID handshake signal
BREADY 1 Output xREADY handshake signal
:Signals of the Write Response channel

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Instruction Inputs/Outputs AMBA3 AHB-Lite Bus

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Port Size Direction Description
HRESETn 1 Input Asynchronous Active Low Reset
HCLK 1 Input System Clock Input
IHSEL 1 Output Instruction Bus Select
IHADDR PLEN Output Instruction Address Bus
IHRDATA XLEN Input Instruction Read Data Bus
IHWDATA XLEN Output Instruction Write Data Bus
IHWRITE 1 Output Instruction Write Select
IHSIZE 3 Output Instruction Transfer Size
IHBURST 3 Output Instruction Transfer Burst Size
IHPROT 4 Output Instruction Transfer Protection Level
IHTRANS 2 Output Instruction Transfer Type
IHMASTLOCK 1 Output Instruction Transfer Master Lock
IHREADY 1 Input Instruction Slave Ready Indicator
IHRESP 1 Input Instruction Transfer Response
:Instruction Inputs/Outputs AMBA3 AHB-Lite Bus

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Instruction Inputs/Outputs WishBone Bus

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Port Size Direction Description
rst 1 Input Synchronous Active High Reset
clk 1 Input System Clock Input
iadr AW Input Instruction Address Bus
idati DW Input Instruction Input Bus
idato DW Output Instruction Output Bus
isel DW/8 Input Byte Select Signals
iwe 1 Input Write Enable Input
istb 1 Input Strobe Signal/Core Select Input
icyc 1 Input Valid Bus Cycle Input
iack 1 Output Bus Cycle Acknowledge Output
ierr 1 Output Bus Cycle Error Output
iint 1 Output Interrupt Signal Output
:Instruction Inputs/Outputs WishBone Bus

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Data Cache

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Data Inputs/Outputs AMBA4 AXI-Lite Bus

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Signals of the Read and Write Address channels

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Write Port Read Port Size Direction Description
AWID ARID AXI_ID_WIDTH Output Address ID, to identify multiple streams
AWADDR ARADDR AXI_ADDR_WIDTH Output Address of the first beat of the burst
AWLEN ARLEN 8 Output Number of beats inside the burst
AWSIZE ARSIZE 3 Output Size of each beat
AWBURST ARBURST 2 Output Type of the burst
AWLOCK ARLOCK 1 Output Lock type, to provide atomic operations
AWCACHE ARCACHE 4 Output Memory type, progress through the system
AWPROT ARPROT 3 Output Protection type
AWQOS ARQOS 4 Output Quality of Service of the transaction
AWREGION ARREGION 4 Output Region identifier, physical to logical
AWUSER ARUSER AXI_USER_WIDTH Output User-defined data
AWVALID ARVALID 1 Output xVALID handshake signal
AWREADY ARREADY 1 Input xREADY handshake signal
:Signals of the Read and Write Address channels

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Signals of the Read and Write Data channels

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Write Port Read Port Size Direction Description
WID RID AXI_ID_WIDTH Output Data ID, to identify multiple streams
WDATA RDATA AXI_DATA_WIDTH Output Read/Write data
-- RRESP 2 Output Read response, current RDATA status
WSTRB -- AXI_STRB_WIDTH Output Byte strobe, WDATA signal
WLAST RLAST 1 Output Last beat identifier
WUSER RUSER AXI_USER_WIDTH Output User-defined data
WVALID RVALID 1 Output xVALID handshake signal
WREADY RREADY 1 Input xREADY handshake signal
:Signals of the Read and Write Data channels

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Signals of the Write Response channel

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Write Port Size Direction Description
BID AXI_ID_WIDTH Input Write response ID, to identify multiple streams
BRESP 2 Input Write response, to specify the burst status
BUSER AXI_USER_WIDTH Input User-defined data
BVALID 1 Input xVALID handshake signal
BREADY 1 Output xREADY handshake signal
:Signals of the Write Response channel

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Data Inputs/Outputs AMBA3 AHB-Lite Bus

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Port Size Direction Description
HRESETn 1 Input Asynchronous Active Low Reset
HCLK 1 Input System Clock Input
DHSEL 1 Output Data Bus Select
DHADDR PLEN Output Data Address Bus
DHRDATA XLEN Input Data Read Data Bus
DHWDATA XLEN Output Data Write Data Bus
DHWRITE 1 Output Data Write Select
DHSIZE 3 Output Data Transfer Size
DHBURST 3 Output Data Transfer Burst Size
DHPROT 4 Output Data Transfer Protection Level
DHTRANS 2 Output Data Transfer Type
DHMASTLOCK 1 Output Data Transfer Master Lock
DHREADY 1 Input Data Slave Ready Indicator
DHRESP 1 Input Data Transfer Response
:Data Inputs/Outputs AMBA3 AHB-Lite Bus

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Data Inputs/Outputs WishBone Bus

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Port Size Direction Description
rst 1 Input Synchronous Active High Reset
clk 1 Input System Clock Input
dadr AW Input Data Address Bus
ddati DW Input Data Input Bus
ddato DW Output Data Output Bus
dsel DW/8 Input Byte Select Signals
dwe 1 Input Write Enable Input
dstb 1 Input Strobe Signal/Core Select Input
dcyc 1 Input Valid Bus Cycle Input
dack 1 Output Bus Cycle Acknowledge Output
derr 1 Output Bus Cycle Error Output
dint 1 Output Interrupt Signal Output
:Data Inputs/Outputs WishBone Bus

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REGISTERS

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Perceptron Neural Network

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PU-PNN

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PU-HARDWARE

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PU-MSP430

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PU-OR1K

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PU-RISCV

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PU-SOFTWARE

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GNU Mach

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SoC-PNN

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SoC-HARDWARE

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SoC-MSP430

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SoC-OR1K

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SoC-RISCV

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SoC-SOFTWARE

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GNU Hurd

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GNU Linux

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MPSoC-PNN

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MPSoC-HARDWARE

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MPSoC-MSP430

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MPSoC-OR1K

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MPSoC-RISCV

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MPSoC-SOFTWARE

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GNU Debian

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GNU Fedora

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Feedworward Neural Network

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PU-FNN

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PU-HARDWARE

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PU-MSP430

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PU-OR1K

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PU-RISCV

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PU-SOFTWARE

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GNU Mach

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SoC-FNN

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SoC-HARDWARE

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SoC-MSP430

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SoC-OR1K

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SoC-RISCV

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SoC-SOFTWARE

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GNU Hurd

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MPSoC-FNN

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MPSoC-HARDWARE

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MPSoC-MSP430

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MPSoC-OR1K

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MPSoC-RISCV

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MPSoC-SOFTWARE

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GNU Hurd

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GNU Linux

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Long Short Term Memory Neural Network

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PU-LSTM

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PU-HARDWARE

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PU-MSP430

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PU-OR1K

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PU-RISCV

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PU-SOFTWARE

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GNU Mach

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SoC-LSTM

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SoC-HARDWARE

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SoC-MSP430

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SoC-OR1K

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SoC-RISCV

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SoC-SOFTWARE

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GNU Hurd

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MPSoC-LSTM

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MPSoC-HARDWARE

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MPSoC-MSP430

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MPSoC-OR1K

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MPSoC-RISCV

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MPSoC-SOFTWARE

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GNU Hurd

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GNU Linux

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Neural Turing Machine Neural Network

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PU-NTM

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PU-HARDWARE

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PU-MSP430

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PU-OR1K

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PU-RISCV

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PU-SOFTWARE

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GNU Mach

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SoC-NTM

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SoC-HARDWARE

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SoC-MSP430

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SoC-OR1K

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SoC-RISCV

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SoC-SOFTWARE

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GNU Hurd

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GNU Linux

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MPSoC-NTM

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MPSoC-HARDWARE

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MPSoC-MSP430

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MPSoC-OR1K

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MPSoC-RISCV

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MPSoC-SOFTWARE

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GNU Debian

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GNU Fedora

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Differentiable Neural Computer Neural Network

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PU-DNC

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PU-HARDWARE

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PU-MSP430

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PU-OR1K

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PU-RISCV

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PU-SOFTWARE

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GNU Mach

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SoC-DNC

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SoC-HARDWARE

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SoC-MSP430

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SoC-OR1K

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SoC-RISCV

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SoC-SOFTWARE

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GNU Hurd

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MPSoC-DNC

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MPSoC-HARDWARE

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MPSoC-MSP430

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MPSoC-OR1K

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MPSoC-RISCV

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MPSoC-SOFTWARE

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GNU Hurd

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GNU Linux

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Attention Neural Network

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PU-ANN

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PU-HARDWARE

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PU-MSP430

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PU-OR1K

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PU-RISCV

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PU-SOFTWARE

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GNU Mach

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SoC-ANN

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SoC-HARDWARE

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SoC-MSP430

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SoC-OR1K

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SoC-RISCV

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SoC-SOFTWARE

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GNU Hurd

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MPSoC-ANN

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MPSoC-HARDWARE

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MPSoC-MSP430

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MPSoC-OR1K

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MPSoC-RISCV

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MPSoC-SOFTWARE

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GNU Hurd

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GNU Linux

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INTERRUPTIONS

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Perceptron Neural Network

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PU-PNN

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PU-HARDWARE

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PU-MSP430

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PU-OR1K

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PU-RISCV

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PU-SOFTWARE

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GNU Mach

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SoC-PNN

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SoC-HARDWARE

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SoC-MSP430

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SoC-OR1K

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SoC-RISCV

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SoC-SOFTWARE

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GNU Hurd

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GNU Linux

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MPSoC-PNN

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MPSoC-HARDWARE

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MPSoC-MSP430

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MPSoC-OR1K

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MPSoC-RISCV

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MPSoC-SOFTWARE

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GNU Debian

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GNU Fedora

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Feedworward Neural Network

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PU-FNN

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PU-HARDWARE

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PU-MSP430

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PU-OR1K

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PU-RISCV

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PU-SOFTWARE

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GNU Mach

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SoC-FNN

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SoC-HARDWARE

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SoC-MSP430

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SoC-OR1K

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SoC-RISCV

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SoC-SOFTWARE

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GNU Hurd

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MPSoC-FNN

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MPSoC-HARDWARE

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MPSoC-MSP430

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MPSoC-OR1K

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MPSoC-RISCV

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MPSoC-SOFTWARE

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GNU Hurd

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GNU Linux

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Long Short Term Memory Neural Network

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PU-LSTM

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PU-HARDWARE

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PU-MSP430

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PU-OR1K

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PU-RISCV

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GNU Mach

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SoC-LSTM

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SoC-HARDWARE

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SoC-MSP430

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SoC-OR1K

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SoC-RISCV

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SoC-SOFTWARE

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GNU Hurd

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MPSoC-LSTM

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MPSoC-HARDWARE

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MPSoC-MSP430

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MPSoC-OR1K

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MPSoC-RISCV

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MPSoC-SOFTWARE

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GNU Hurd

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GNU Linux

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Neural Turing Machine Neural Network

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PU-NTM

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PU-HARDWARE

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PU-MSP430

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PU-OR1K

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PU-RISCV

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PU-SOFTWARE

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GNU Mach

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SoC-NTM

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SoC-HARDWARE

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SoC-MSP430

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SoC-OR1K

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SoC-RISCV

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SoC-SOFTWARE

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GNU Hurd

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GNU Linux

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MPSoC-NTM

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MPSoC-HARDWARE

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MPSoC-MSP430

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MPSoC-OR1K

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MPSoC-RISCV

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MPSoC-SOFTWARE

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GNU Debian

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GNU Fedora

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Differentiable Neural Computer Neural Network

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PU-DNC

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PU-HARDWARE

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PU-MSP430

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PU-OR1K

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PU-RISCV

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PU-SOFTWARE

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GNU Mach

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SoC-DNC

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SoC-HARDWARE

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SoC-MSP430

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SoC-OR1K

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SoC-RISCV

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SoC-SOFTWARE

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GNU Hurd

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MPSoC-DNC

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MPSoC-HARDWARE

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MPSoC-MSP430

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MPSoC-OR1K

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MPSoC-RISCV

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MPSoC-SOFTWARE

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GNU Hurd

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GNU Linux

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Attention Neural Network

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PU-ANN

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PU-HARDWARE

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PU-MSP430

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PU-OR1K

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PU-RISCV

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PU-SOFTWARE

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GNU Mach

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SoC-ANN

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SoC-HARDWARE

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SoC-MSP430

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SoC-OR1K

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SoC-RISCV

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SoC-SOFTWARE

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GNU Hurd

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MPSoC-ANN

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MPSoC-HARDWARE

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MPSoC-MSP430

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MPSoC-OR1K

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MPSoC-RISCV

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MPSoC-SOFTWARE

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GNU Hurd

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GNU Linux

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