clock_verilog

First Project for STRUCTURED DESIGN OF INTEGRATED CIRCUITS discipline at UFPB. 24h clock with verilog

Part 2 - Functional verification (Modelsim)

Name		Name	Last commit message	Last commit date
Latest commit History 24 Commits
.gitignore		.gitignore
LICENSE		LICENSE
README.md		README.md
Waveform.vwf		Waveform.vwf
Waveform1.vwf		Waveform1.vwf
Waveform2.vwf		Waveform2.vwf
Waveform3.vwf		Waveform3.vwf
Waveform4.vwf		Waveform4.vwf
c5_pin_model_dump.txt		c5_pin_model_dump.txt
casca.sv		casca.sv
casca.sv.bak		casca.sv.bak
cio_dump_disallowed_lists.echo		cio_dump_disallowed_lists.echo
display_bcd.sv		display_bcd.sv
display_bcd.sv.bak		display_bcd.sv.bak
divisor.sv		divisor.sv
divisor.sv.bak		divisor.sv.bak
maq_h.sv		maq_h.sv
maq_h.sv.bak		maq_h.sv.bak
maq_m.sv		maq_m.sv
maq_m.sv.bak		maq_m.sv.bak
maq_s.sv		maq_s.sv
maq_s.sv.bak		maq_s.sv.bak
output_checker.sv		output_checker.sv
output_checker.sv.bak		output_checker.sv.bak
relogio.qpf		relogio.qpf
relogio.qsf		relogio.qsf
relogio.qws		relogio.qws
relogio.sv		relogio.sv
relogio.sv.bak		relogio.sv.bak
relogio_assignment_defaults.qdf		relogio_assignment_defaults.qdf
relogio_duv.cr.mti		relogio_duv.cr.mti
relogio_duv.mpf		relogio_duv.mpf
relogio_duv.sv		relogio_duv.sv
relogio_model_2.sv		relogio_model_2.sv
relogio_modelo.sv		relogio_modelo.sv
relogio_modelo.sv.bak		relogio_modelo.sv.bak
testbench.sv		testbench.sv
testbench.sv.bak		testbench.sv.bak
vsim.wlf		vsim.wlf
vsim_stacktrace.vstf		vsim_stacktrace.vstf