武汉大学2023-2024学年 计卓班 计算机组成与设计 RISC-V CPU 流水线设计

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项目结构

modelsim

此文件夹包含使用modelsim进行仿真的代码，这些代码已经通过了test文件夹中的测试用例验证。

test

该文件夹包含用于验证modelsim中流水线CPU设计的测试用例，以及用于vivado测试的斐波那契数列和学号排序程序。

vivado

此文件夹包含在FPGA（NEXYS A7）上实现流水线CPU设计所需的全部文件，包括约束文件、顶层文件和CPU实现文件。这些文件能够运行test文件夹中的斐波那契数列和学号排序程序。

img

此文件夹包含项目相关的图片文件。

注意事项

• 本项目仅实现了如下指令:

  • I0: LUI, AUIPC

  • I1: LB, LH, LW, LBU, LHU, SB, SH, SW

  • I2: ADD, SUB, SLL, SLT, SLTU, XOR, SRL, SRA, OR, AND

  • I3: ADDI, SLTI, SLTIU, XORI, ANDI, ORI, SRLI, SRAI, SLLI

  • I4: JAL, JALR, BEQ, BNE, BLT, BGE, BLTU, BGEU

  其他指令如果需要，需要自行添加。

• 关于vivado调试逻辑，请参考以下图片：

使用说明

• 在modelsim文件夹中，可以找到用于仿真的代码，这些代码已经通过了测试用例的验证。
• 在test文件夹中，可以找到用于验证流水线CPU设计的测试用例，以及用于vivado测试的程序。
• 在vivado文件夹中，可以找到在FPGA上实现CPU设计所需的全部文件。
• 在img文件夹中，可以找到与项目相关的图片文件。

请确保在使用本项目时，遵循上述说明和注意事项。如果需要实现额外的指令，请根据代码逻辑进行补充。