🇬🇧 Logic Circuit Design - Final Project A.Y. 2021/22

The project is about the design and sythesis of an hardware component in VHDL. The project was developed following a specification document and the design process is described in the final report.

• Prof: William Fornaciari
• Grade: 30/30 cum laude

🇮🇹 Reti Logiche - Progetto Finale A.A. 2021/22

Il progetto prevede il design e la sintesi di un component hardware in VHDL. Il progetto è stato sviluppato secondo quanto riportato nel documento di specifica ed il design è dettagliato nella relazione finale.

• Prof: William Fornaciari
• Grade: 30/30 e lode