RgGen

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24 repositories

rggen-veryl-rtl
Public
MIT License
•0•0•0•0•Updated Nov 1, 2024Nov 1, 2024
rggen-docker
Public
Docker image for RgGen
Ruby
•
MIT License
•0•2•0•0•Updated Sep 29, 2024Sep 29, 2024
rggen
Public
Code generation tool for control and status registers
asic fpga vhdl eda rtl verilog csr systemverilog soc uvm
Ruby
•
MIT License
•43•327•19•0•Updated Jul 20, 2024Jul 20, 2024
rggen-core
Public
RgGen Core Library
Ruby
•
MIT License
•1•3•0•0•Updated Jul 20, 2024Jul 20, 2024
rggen-duh
Public
DUH support for RgGen
duh
Ruby
•
MIT License
•0•2•0•0•Updated Jul 20, 2024Jul 20, 2024
rggen-c-header
Public
C header file writer plugin for RgGen
Ruby
•
MIT License
•0•4•0•0•Updated Jul 20, 2024Jul 20, 2024
rggen-markdown
Public
Markdown generator for RgGen
Ruby
•
MIT License
•1•1•0•0•Updated Jul 20, 2024Jul 20, 2024
rggen-veryl
Public
0•0•0•0•Updated Jun 22, 2024Jun 22, 2024
rggen-spreadsheet-loader
Public
Spreadsheet loader for RgGen
Ruby
•
MIT License
•1•3•0•0•Updated Jun 11, 2024Jun 11, 2024
rggen-default-register-map
Public
Default Register Map Implementation for RgGen
Ruby
•
MIT License
•1•1•0•0•Updated Jun 11, 2024Jun 11, 2024
rggen-vhdl
Public
VHDL plugin for RgGen
vhdl rtl
Ruby
•
MIT License
•1•11•0•0•Updated Jun 7, 2024Jun 7, 2024
rggen-verilog
Public
Verilog writer plugin for RgGen
rtl verilog
Ruby
•
MIT License
•2•7•0•0•Updated Jun 7, 2024Jun 7, 2024
rggen-systemverilog
Public
SystemVerilog RTL and UVM RAL model generators for RgGen
rtl uvm ral systemverilog
Ruby
•
MIT License
•1•11•0•0•Updated Jun 7, 2024Jun 7, 2024
rggen-devtools
Public
Ruby
•
MIT License
•1•0•0•0•Updated Jun 7, 2024Jun 7, 2024
rggen-sample-testbench
Public
vhdl verilog systemverilog uvm-ral-model uvm-register-model uvm
VHDL
•
MIT License
•2•14•1•0•Updated Jun 3, 2024Jun 3, 2024
rggen-vhdl-rtl
Public
VHDL
•
MIT License
•0•3•0•0•Updated Jun 3, 2024Jun 3, 2024
rggen-sv-rtl
Public
Common SystemVerilog RTL modules for RgGen
rtl systemverilog axi apb axi4
SystemVerilog
•
MIT License
•2•10•0•0•Updated May 15, 2024May 15, 2024
rggen-sv-ral
Public
UVM RAL class package for RgGen
systemverilog uvm ral uvm-ral-model uvm-register-model
SystemVerilog
•
MIT License
•1•6•0•0•Updated Feb 1, 2024Feb 1, 2024
rggen-sample
Public
VHDL
•
MIT License
•3•8•0•0•Updated Jan 25, 2024Jan 25, 2024
rggen-verilog-rtl
Public
Common Verilog RTL modules for RgGen
Verilog
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MIT License
•1•4•0•0•Updated Jan 19, 2024Jan 19, 2024
rggen-checkout
Public
MIT License
•1•0•0•0•Updated Jan 19, 2024Jan 19, 2024
rggen-release
Public
MIT License
•0•0•0•0•Updated Jan 1, 2023Jan 1, 2023
rggen-plugin-template
Public template
Project template for RgGen plugin
Ruby
•
MIT License
•3•3•0•0•Updated Dec 31, 2022Dec 31, 2022
rggen-sample-plugin
Public
Sample plugin project
SystemVerilog
•
MIT License
•0•1•0•0•Updated Dec 31, 2022Dec 31, 2022