This repository contains several VHDL codes of signal processing
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Updated
Dec 29, 2022 - VHDL
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Diseño de un circuito secuencial con entrada de datos x de 1 bit, una entrada de reset y una entrada de reloj. El sistema es un detector de secuencia que genera una salida z de 1 bit con ‘1’ cuando los últimos cuatro bits recibidos en x son 0101. El circuito se diseña de diversas maneras, cada una de ellas con una descripción en VHDL
This contains all of my FPGA projects using Intel Quartus Prime IDE with microprocessor hardware during University including test benches. Will update when I track more down.
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