Verilog: use verilog_integer instead of integer

Author: kroening

src/verilog/parser.y

@@ -1049,7 +1049,7 @@ integer_atom_type:
 	| TOK_SHORTINT { init($$, ID_verilog_shortint); }
 	| TOK_INT { init($$, ID_verilog_int); }
 	| TOK_LONGINT { init($$, ID_verilog_longint); }
-	| TOK_INTEGER { init($$, ID_integer); }
+	| TOK_INTEGER { init($$, ID_verilog_integer); }
 	| TOK_TIME { init($$, ID_verilog_time); }
 	;
 
@@ -1388,7 +1388,7 @@ range:	part_select;
 
 integer_real_type:
 	  TOK_INTEGER
-		{ init($$, ID_integer); }
+		{ init($$, ID_verilog_integer); }
 	| TOK_REAL
 		{ init($$, ID_verilog_real); }
 	| TOK_REALTIME
@@ -1518,7 +1518,7 @@ range_or_type_opt:
 range_or_type:
 	  packed_dimension
 	| TOK_INTEGER
-		{ init($$, ID_integer); }
+		{ init($$, ID_verilog_integer); }
 	| TOK_REAL
 		{ init($$, ID_verilog_real); }
 	| TOK_REALTIME

src/verilog/verilog_interfaces.cpp

@@ -346,7 +346,7 @@ void verilog_typecheckt::interface_function_or_task_decl(const verilog_declt &de
     else
     {
       if(
-        type.id() == ID_integer || type.id() == ID_verilog_realtime ||
+        type.id() == ID_verilog_integer || type.id() == ID_verilog_realtime ||
         type.id() == ID_verilog_shortreal || type.id() == ID_verilog_real)
       {
         symbol.is_lvalue = true;
@@ -515,7 +515,7 @@ void verilog_typecheckt::interface_module_decl(
     else
     {
       if(
-        type.id() == ID_integer || type.id() == ID_verilog_realtime ||
+        type.id() == ID_verilog_integer || type.id() == ID_verilog_realtime ||
         type.id() == ID_verilog_shortreal || type.id() == ID_verilog_real)
       {
         symbol.is_lvalue = true;

src/verilog/verilog_language.cpp

@@ -156,13 +156,28 @@ bool verilog_languaget::typecheck(
 {
   if(module=="") return false;
 
-  if(verilog_typecheck(parse_tree, symbol_table, module, get_message_handler()))
-    return true;
-    
-  debug() << "Synthesis " << module << eom;
+  try
+  {
+    if(verilog_typecheck(
+         parse_tree, symbol_table, module, get_message_handler()))
+      return true;
+
+    debug() << "Synthesis " << module << eom;
 
-  if(verilog_synthesis(symbol_table, module, get_message_handler(), options))
+    if(verilog_synthesis(symbol_table, module, get_message_handler(), options))
+      return true;
+  }
+  catch(const verilog_typecheck_baset::errort &e)
+  {
+    if(e.what().empty())
+      error();
+    else
+    {
+      error().source_location = e.source_location();
+      error() << e.what() << messaget::eom;
+    }
     return true;
+  }
 
   return false;
 }

src/verilog/verilog_synthesis.cpp

@@ -1749,7 +1749,7 @@ void verilog_synthesist::synth_assign(
   rhs = synth_expr(rhs, symbol_statet::CURRENT);
 
   // elaborate now?
-  if(lhs.type().id() == ID_integer)
+  if(lhs.type().id() == ID_verilog_integer)
   {
     mp_integer i;
     simplify(rhs, ns);
@@ -2784,7 +2784,8 @@ void verilog_synthesist::synth_assignments(transt &trans)
     symbolt &symbol=symbol_table_lookup(it);
 
     if(
-      symbol.is_state_var && !symbol.is_macro && symbol.type.id() != ID_integer)
+      symbol.is_state_var && !symbol.is_macro &&
+      symbol.type.id() != ID_verilog_integer)
     {
       assignmentt &assignment=assignments[symbol.name];
 

src/verilog/verilog_typecheck_expr.cpp

@@ -261,7 +261,7 @@ void verilog_typecheck_exprt::convert_expr(exprt &expr)
         throw errort().with_location(it->source_location())
           << "array type not allowed in concatenation";
       }
-      else if(type.id() == ID_integer)
+      else if(type.id() == ID_verilog_integer)
       {
         throw errort().with_location(it->source_location())
           << "integer type not allowed in concatenation";
@@ -446,7 +446,7 @@ exprt verilog_typecheck_exprt::bits(const exprt &expr)
     }
   }(expr);
 
-  return from_integer(width, integer_typet());
+  return from_integer(width, verilog_integer_typet());
 }
 
 /*******************************************************************\
@@ -573,7 +573,7 @@ exprt verilog_typecheck_exprt::convert_system_function(
     }
 
     // The return type is integer.
-    expr.type() = integer_typet();
+    expr.type() = verilog_integer_typet();
 
     return std::move(expr);
   }
@@ -613,7 +613,7 @@ exprt verilog_typecheck_exprt::convert_system_function(
         << "$clog2 takes one argument";
     }
 
-    expr.type() = integer_typet();
+    expr.type() = verilog_integer_typet();
 
     return std::move(expr);
   }
@@ -1133,7 +1133,7 @@ verilog_typecheck_exprt::convert_integer_constant_expression(exprt expr)
   convert_expr(expr);
 
   // this could be large
-  propagate_type(expr, integer_typet());
+  propagate_type(expr, verilog_integer_typet());
 
   exprt tmp = elaborate_constant_expression(expr);
 
@@ -1303,14 +1303,14 @@ exprt verilog_typecheck_exprt::elaborate_constant_system_function_call(
 
     // SystemVerilog (20.8.1, page 567)
     if(*value_opt == 0 || *value_opt == 1)
-      return from_integer(0, integer_typet());
+      return from_integer(0, verilog_integer_typet());
     else
     {
       mp_integer result = 1;
       for(mp_integer x = 2; x < *value_opt; ++result, x *= 2)
         ;
 
-      return from_integer(result, integer_typet());
+      return from_integer(result, verilog_integer_typet());
     }
   }
   else
@@ -1380,7 +1380,7 @@ void verilog_typecheck_exprt::typecast(
   if(expr.type()==dest_type)
     return;
 
-  if(dest_type.id() == ID_integer)
+  if(dest_type.id() == ID_verilog_integer)
   {
     if(expr.is_constant())
     {
@@ -1399,14 +1399,14 @@ void verilog_typecheck_exprt::typecast(
 
     if(
       expr.type().id() == ID_bool || expr.type().id() == ID_unsignedbv ||
-      expr.type().id() == ID_signedbv || expr.type().id() == ID_integer)
+      expr.type().id() == ID_signedbv || expr.type().id() == ID_verilog_integer)
     {
       expr = typecast_exprt{expr, dest_type};
       return;
     }
   }
 
-  if(expr.type().id() == ID_integer)
+  if(expr.type().id() == ID_verilog_integer)
   {
     // from integer to s.th. else
     if(dest_type.id()==ID_bool)
@@ -1415,7 +1415,7 @@ void verilog_typecheck_exprt::typecast(
       // we actually only want the lowest bit
       unsignedbv_typet tmp_type(1);
       exprt tmp(ID_extractbit, bool_typet());
-      exprt no_expr = from_integer(0, integer_typet());
+      exprt no_expr = from_integer(0, verilog_integer_typet());
       tmp.add_to_operands(typecast_exprt(expr, tmp_type), std::move(no_expr));
       expr.swap(tmp);
       return;
@@ -1451,7 +1451,7 @@ void verilog_typecheck_exprt::typecast(
       }
 
       exprt tmp(ID_extractbit, bool_typet());
-      exprt no_expr = from_integer(0, integer_typet());
+      exprt no_expr = from_integer(0, verilog_integer_typet());
       tmp.add_to_operands(std::move(expr), std::move(no_expr));
       expr.swap(tmp);
       return;
@@ -1961,8 +1961,10 @@ void verilog_typecheck_exprt::convert_binary_expr(binary_exprt &expr)
 
     if(
       op0_type.id() == ID_signedbv || op0_type.id() == ID_verilog_signedbv ||
-      op0_type.id() == ID_integer)
+      op0_type.id() == ID_verilog_integer)
+    {
       expr.id(ID_ashr);
+    }
     else
       expr.id(ID_lshr);
 

src/verilog/verilog_typecheck_type.cpp

@@ -35,7 +35,7 @@ typet verilog_typecheck_exprt::convert_type(const typet &src)
     // it's just a bit
     return bool_typet();
   }
-  else if(src.id() == ID_integer)
+  else if(src.id() == ID_verilog_integer)
   {
     typet result = integer_typet();
     result.add_source_location() = std::move(source_location);