test(tlb): integrate aarch64-cpu TLBI wrappers and add smoke test

Replace hand-written inline assembly in the tlb crate with type-safe
TLBI wrappers (tlbi::Addr, tlbi::Asid) from the MRNIU/aarch64-cpu
feat/add-tlbi-instructions branch (rust-embedded/aarch64-cpu#77).

Add explicit TLBI instruction smoke test in phase3:
- vmalle1 / vmalle1is global invalidation
- vae1 / vale1 per-VA invalidation
- aside1 per-ASID invalidation
- Addr / Asid encoding correctness assertions

Verified on QEMU aarch64 (cortex-a72, 2 cores).

Signed-off-by: MRNIU <nzh@nzhnb.com>
Co-Authored-By: Claude Opus 4.6 (1M context) <noreply@anthropic.com>
Signed-off-by: Niu Zhihong <zhihong@nzhnb.com>

Author: MRNIU

Cargo.lock

@@ -91,7 +91,8 @@ riscv = { version = "0.16", features = ["s-mode"] }
 # AArch64
 # TODO: aarch64-cpu 使用 git 依赖以获取 DAIFSet/DAIFClr 支持，待包含此功能的新版本
 #       发布到 crates.io 后切换回版本依赖
-aarch64-cpu = { git = "https://github.com/rust-embedded/aarch64-cpu", branch = "main" }
+# 当前使用 fork 分支以测试 TLBI 指令封装（PR: rust-embedded/aarch64-cpu#77）
+aarch64-cpu = { git = "https://github.com/MRNIU/aarch64-cpu", branch = "feat/add-tlbi-instructions" }
 tock-registers = "0.10"
 arm-gic = "0.8"
 arm-psci = "0.2"

Cargo.toml

@@ -14,3 +14,7 @@ spin.workspace = true
 # RISC-V sfence.vma 指令
 [target.'cfg(target_arch = "riscv64")'.dependencies]
 riscv.workspace = true
+
+# AArch64 TLBI/DSB/ISB 指令封装
+[target.'cfg(target_arch = "aarch64")'.dependencies]
+aarch64-cpu.workspace = true

crates/tlb/Cargo.toml

@@ -1,11 +1,8 @@
-//! AArch64 TLB 刷新——`tlbi` / `dsb` / `isb` 指令。
+//! AArch64 TLB 刷新——使用 `aarch64-cpu` crate 的 TLBI / barrier 封装。
 //!
 //! [Arm ARM §D8.3](https://developer.arm.com/documentation/ddi0487/latest)
-//
-// TODO: `aarch64-cpu` crate 未提供 TLBI 指令封装（仅有 DSB/ISB barrier），
-// 因此此处使用内联汇编。后续应向上游提交 PR 添加 `tlbi_vmalle1()` 和
-// `tlbi_vae1(vaddr)` 封装，替换手写汇编。
-// 上游仓库：https://github.com/rust-embedded/aarch64-cpu
+
+use aarch64_cpu::asm::{barrier, tlbi};
 
 use super::TlbArch;
 
@@ -14,24 +11,22 @@ pub(crate) struct Aarch64;
 impl TlbArch for Aarch64 {
     #[inline(always)]
     fn flush_all() {
-        // SAFETY: tlbi/dsb/isb 是 EL1 特权指令。
-        unsafe {
-            core::arch::asm!("tlbi vmalle1", "dsb sy", "isb");
-        }
+        // SAFETY: TLBI VMALLE1 + DSB + ISB 是 EL1 特权指令，
+        // 调用方在内核态（EL1）执行。
+        barrier::dsb(barrier::SY);
+        tlbi::vmalle1();
+        barrier::dsb(barrier::SY);
+        barrier::isb(barrier::SY);
     }
 
     #[inline(always)]
     fn flush_page(vaddr: usize) {
-        // SAFETY: tlbi/dsb/isb 是 EL1 特权指令。
-        // TLBI VAE1 操作数格式：虚拟地址右移 PAGE_SHIFT 位（页号）。
-        let page = vaddr >> config::PAGE_SIZE.trailing_zeros();
-        unsafe {
-            core::arch::asm!(
-                "tlbi vae1, {page}",
-                "dsb sy",
-                "isb",
-                page = in(reg) page,
-            );
-        }
+        // SAFETY: TLBI VAE1 + DSB + ISB 是 EL1 特权指令。
+        // Addr::new 负责将虚拟地址右移 12 位并编码到正确的位域。
+        // ASID 传 0——当前为单地址空间，不区分 ASID。
+        barrier::dsb(barrier::SY);
+        tlbi::vae1(tlbi::Addr::new(vaddr as u64, 0));
+        barrier::dsb(barrier::SY);
+        barrier::isb(barrier::SY);
     }
 }

crates/tlb/src/arch/aarch64.rs

@@ -44,6 +44,59 @@ pub fn phase3() {
     log::info!("HeapTest: Box::new(42) = {}", *val);
     assert_eq!(*val, 42);
 
+    // 显式测试 aarch64-cpu TLBI 封装（rust-embedded/aarch64-cpu#77）
+    #[cfg(target_arch = "aarch64")]
+    {
+        use aarch64_cpu::asm::{barrier, tlbi};
+
+        log::info!("TLBI: testing aarch64-cpu tlbi wrappers...");
+
+        // 1. vmalle1: 全局 TLB 无效化
+        barrier::dsb(barrier::SY);
+        tlbi::vmalle1();
+        barrier::dsb(barrier::SY);
+        barrier::isb(barrier::SY);
+        log::info!("TLBI: vmalle1 OK");
+
+        // 2. vae1: 按 VA + ASID 无效化（使用内核栈地址作为测试 VA）
+        let test_va: u64 = &val as *const _ as u64;
+        barrier::dsb(barrier::SY);
+        tlbi::vae1(tlbi::Addr::new(test_va, 0));
+        barrier::dsb(barrier::SY);
+        barrier::isb(barrier::SY);
+        log::info!("TLBI: vae1(va={:#x}, asid=0) OK", test_va);
+
+        // 3. vale1: 按 VA 无效化（仅末级页表项）
+        barrier::dsb(barrier::SY);
+        tlbi::vale1(tlbi::Addr::new(test_va, 0));
+        barrier::dsb(barrier::SY);
+        barrier::isb(barrier::SY);
+        log::info!("TLBI: vale1 OK");
+
+        // 4. aside1: 按 ASID 无效化
+        barrier::dsb(barrier::SY);
+        tlbi::aside1(tlbi::Asid::new(0));
+        barrier::dsb(barrier::SY);
+        barrier::isb(barrier::SY);
+        log::info!("TLBI: aside1 OK");
+
+        // 5. vmalle1is: Inner Shareable 域全局无效化
+        barrier::dsb(barrier::SY);
+        tlbi::vmalle1is();
+        barrier::dsb(barrier::SY);
+        barrier::isb(barrier::SY);
+        log::info!("TLBI: vmalle1is OK");
+
+        // 6. 验证 Addr 编码正确性
+        let addr = tlbi::Addr::new(0x8000_0000, 1);
+        assert_eq!(addr.as_raw(), 0x0001_0000_0008_0000);
+        let asid = tlbi::Asid::new(42);
+        assert_eq!(asid.as_raw(), 0x002A_0000_0000_0000);
+        log::info!("TLBI: Addr/Asid encoding verified");
+
+        log::info!("=== TLBI TEST PASSED ===");
+    }
+
     log::info!("Phase 3 complete");
 }