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alfocarb/SweRVEH1Cache

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******************* TFG 2020-2021 ******************* ************* Christian Balbás Sánchez ************** ************* Alfonso Carballo Boullosa *************


/examples -> codigos ensamblador para simularlos en el procesador /project_1 -> proyecto de vivado para el sintesis e implementacion /src -> codigo del core /utilities -> scripts de utilidad para la simulacion /verilatorSIM -> archivos utiles para la simulacion con verilator

Los archivos que implementan la memoria caché de datos se encuentran en el siguiente directorio:

/src/SweRVEh1CoreComplex/lsu/lsu_dc_mem.sv 		-> memoria cache
/src/SweRVEh1CoreComplex/lsu/lsu_dc_ctl.sv		-> controlador de caché

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SweRVEH1 with memory cache

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