v4.0.0-beta.2

SV Tools 4.0.0-beta.2

这是4.0的预览版，包含此前4.1 alpha开发阶段的电路查看器及格式化完善。正式版目标统一为4.0.0；当前仅通过GitHub Release发布Windows x64产物，不发布VS Code Marketplace。旧4.0.0-preview.1保留。

安装

下载svtools-v4.0.0-beta.2-win32-x64.vsix，在VS Code或兼容IDE中选择“从VSIX安装”，完成后重载窗口并重新生成电路。最低VS Code 1.106，使用兼容的Node/V8运行时。包中包含原生模块和离线Yosys，无需安装Rust或Python。独立CLI为svtools.exe，另附原生模块与SHA256SUMS.txt。

若已安装4.0.0-preview.1或4.1.0-alpha系列，SemVer会将本次版本视为回退，需手动安装VSIX并确认替换，必要时先卸载旧版；功能包含上述开发成果。

本次变化

• 内置固定YoWASP Yosys，默认Slang前端支持合法SystemVerilog时序声明；自动收集工作区子模块与包依赖，并在失败时提供原文件行列及完整日志。
• 独立电路模型、ELK正交布局与SVG交互视图，提供层级下钻、搜索、网络高亮和源码定位。编辑器右上角默认Yosys；RTL右键Vivado查看当前文件模块，工程面板继续使用工程top，原工程只读。
• 时序单元按实际类型与参数绘制时钟触发沿和控制极性；总线粗线、单比特细线，多比特端口显示位数，总线位宽标记可点击并避让文字。
• 按帧更新相机，视口外SVG按需挂载，总览简化细节；选中和搜索只更新变化对象，改善复杂图交互。
• 修复generate内多个always与assign之后的模块例化对齐，以及带注释选区的分类和不支持的正则。新增Aurora结构Golden回归，继续强制保全空格、Tab、CR、LF之外的所有字符及顺序。
• 保留此前4.0预览的标准目录补全、100/500MiB VCD查看、二维mem、浮点显示格式和Vivado工程管理改进。

验证与边界

本轮只调整版本与交付文档，运行逻辑与4.1.0-alpha9一致。发布构建执行152个JS文件语法检查、20组Golden共40项、既有Node516项（515通过、1可选跳过）、电路154项及Rust125项回归；Node22/24由分支CI复验。

此前已用真实内置Slang/Yosys、Vivado 2022.1及实际Qoder的Electron Node运行时核对编译、布局和原生ABI；正式页面在Edge155验证明暗主题、总线标签点击、避让与缩放。它们不等于完整IDE Webview宿主验收，仍需实际工程使用反馈。

复杂图基准为本机合成事件，不能保证任意设计或宿主60fps。总线标记带来初始化成本，详细性能样本见docs/V4_1_ALPHA9.md。当前按模块查看并有容量预算；Vivado为平坦RTL，尚无局部逻辑锥、增量布局或领域数据分页，未知单元不猜测时序极性。FSDB仍取消，Vivado IP管理仍在后续计划。

配置与操作见docs/CIRCUIT.md，本轮验证与完整修改清单见docs/V4_BETA2.md。