Computer-Organization-Mips In Verilog

• Single Cycle Processor

  A single cycle CPU that supports {Addu, subu, lw, sw, beq, Lui, ori, jal, jr, nop} instructions.

• Pipelined Processor

  A pipelined CPU that supports {Addu, subu, lw, sw, beq, Lui, ori, jal, jr, nop} instructions.

• Pipelined Processor Plus

  A pipelined CPU that supports {LB、LBU、LH、LHU、LW、SB、SH、SW、ADD、ADDU、 SUB、 SUBU、 MULT、 MULTU、 DIV、 DIVU、 SLL、 SRL、 SRA、 SLLV、 SRLV、SRAV、AND、OR、XOR、NOR、ADDI、ADDIU、ANDI、ORI、 XORI、LUI、SLT、SLTI、SLTIU、SLTU、BEQ、BNE、BLEZ、BGTZ、 BLTZ、BGEZ、J、JAL、JALR、JR、MFHI、MFLO、MTHI、MTLO} instructions.

• Micro MIPS Architecture

  A pipelined CPU that supports {LB、LBU、LH、LHU、LW、SB、SH、SW、ADD、ADDU、 SUB、 SUBU、 MULT、 MULTU、 DIV、 DIVU、 SLL、 SRL、 SRA、 SLLV、 SRLV、SRAV、AND、OR、XOR、NOR、ADDI、ADDIU、ANDI、ORI、 XORI、LUI、SLT、SLTI、SLTIU、SLTU、BEQ、BNE、BLEZ、BGTZ、 BLTZ、BGEZ、J、JAL、JALR、JR、MFHI、MFLO、MTHI、MTLO、ERET、MFC0、MTC0} instructions, supports interrupt handling and implements bridge and timer.