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Introdução
[English]
A arquitetura DRISC-V foi desenvolvida como parte de um projeto de monografia, utilizando a arquitetura original RISC I como base. Posteriormente, ela foi refatorada e expandida com base na especificação oficial do RISC-V.
Toda a arquitetura e seus subcomponentes foram projetados com forte foco educacional, servindo como material didático para futuros engenheiros. Embora seu objetivo principal seja ser uma ferramenta de aprendizado, o projeto também busca se assemelhar o máximo possível a um processador de nível comercial. Apesar de a versão atual não incluir certos recursos esperados em uma arquitetura comercial completa, ela oferece uma base sólida que pode ser expandida em atualizações futuras.
Para compreender o funcionamento interno da arquitetura, esta wiki apresenta primeiro os aspectos-chave da especificação RISC-V e descreve quais funcionalidades foram implementadas. Nos capítulos seguintes, você encontrará explicações detalhadas de cada componente disponível e como eles operam.
As instruções para executar a simulação completa e testar programas são fornecidas nas páginas seguintes da wiki.
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- 1.1 Introduction
- 1.2 RISC-V Implementation
- 1.2.1 Available Instruction Set
- 1.2.2 Available Non-ISA Features
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- 2.1 ALU
- 2.2 Register File
- 2.3 Program Counter
- 2.4 Input Buffer
- 2.5 RAM
- 2.6 Operation Controller
- 2.7 CSR Controller
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- 3.1 Input Devices
- 3.1.1 Keyboard
- 3.1.2 Switches and Joystick
- 3.1.3 Random Number Generator
- 3.1.4 Real-Time Device
- 3.2 Output Devices
- 3.2.1 Screen
- 3.2.2 Terminal
- 3.2.3 Software Interrupt Register
- 3.1 Input Devices