Vivado

Vivado 工程管理

配置并选择工程

{
  "svtools.vivado.path": "C:/AMD/Vivado/2022.1",
  "svtools.vivado.part": ""
}

使用本机实际 Vivado 路径。4.0 已用 Vivado 2022.1.2 验收，其他版本的 Tcl 属性与导出行为需在本机核对。器件支持和许可来自 Vivado 安装。

打开工程所在文件夹，在 SV Tools 的 Vivado 工程管理面板执行 选择工程 或 刷新工程树。多 XPR 工作区明确选择当前工程。没有 XPR 时可用 Vivado: 创建工程 向导，选择源文件分类、器件和 Top。

文件、Top 与运行

操作	入口与结果
添加文件	面板/文件右键添加至指定文件集
从工程移除	移除工程引用，磁盘文件保留
切换设计/仿真文件集	文件右键移到 sources_1 / sim_1
设置 Top	分别设置综合 Top、仿真 Top
编译与仿真	仿真 Top 详细化、xsim 仿真
FPGA 流程	综合、布局布线、资源/时序报告、生成 Bitstream
任务控制	刷新、全部展开、停止面板任务

文件集移动先添加并验证目标，再移除源引用；后续失败尝试恢复引用和常用属性。具体失败以输出和完整 Tcl 日志为准。

面板中的设置 Top 会修改所选工程上下文；查看电路的当前文件入口使用任务副本，二者用途不同。

三种电路入口的 Top 策略

从哪里进入	使用什么 Top
RTL 编辑器右上角	内置 Yosys，遵循 svtools.circuit.* 配置与当前文件模块选择
RTL 右键“查看当前文件电路（Vivado）”	从当前文件选模块，在任务工程副本中设置 Top
工程面板/工程 Top 的电路入口	所选 XPR 原工程的综合 Top

当前文件 Vivado 电路入口要求文件已保存且属于所选工程综合源；优先文件同名模块或唯一模块，多模块时供选择。只读打开原工程，在任务副本中重设 Top 和编译顺序，原 XPR 与源码保持原样。IP、宏和 include 上下文来自工程。

Tcl、运行时间与日志

命令面板可执行 运行 TCL 脚本、运行当前 TCL 脚本、停止。svtools.vivado.timeoutMs 为 batch 超时，默认 0 不限时；仿真运行长度使用 svtools.vivado.simRuntime 按本机仿真任务配置。

Vivado 日志中的 ERROR 即使进程退出码为 0，也判定任务失败。先定位具体设计单元、端口、语法、器件或许可错误，再查看完整阶段日志。

工程中已有的 IP 可作为 Vivado 上下文使用；插件内新增/定制 Vivado IP 的独立管理功能仍在后续计划。